• 전기학회논문지P
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• 제58권1호
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• pp.85-89
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• 2009

We investigated the quench characteristics in accordance with increase of turns number of trigger coil and shunt resistance of matrix-type superconducting fault current limiter (SFCL) with $2{\times}3$ array. The matrix-type SFCL consists of the trigger part to apply magnetic field and the current-limiting part to limit fault current. The fault current limiting characteristics according to the increase of magnetic field and applied voltage were nearly same. This is because the application of magnetic field hasn't an affect on total impedance of the SFCL. When turns number of a reactor increased, the voltage difference between two superconducting units in the current-limiting part according was decreased. The resistance difference generated in two superconducting units was also decreased. Therefore, we confirmed that the differences of the critical behaviors between superconducting units were reduced by application of magnetic field. By this results, we could decide the optimum turns number of reactor to apply magnetic field.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권5호
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• pp.625-631
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• 2014

We propose a compact power-on reset circuit consisting of a switched capacitor, a capacitor, and a Schmitt trigger inverter. A switched capacitor working with a clock signal charges the capacitor. Thus, the voltage across the capacitor is increased toward the supply voltage. The circuit provides a reset pulse until the voltage across the capacitor reaches the high threshold voltage of the Schmitt trigger inverter. The proposed circuit is simple, compact, has no static power consumption, and works for a wide range of power-on rising times. Furthermore, the clock signal is available while the reset pulse is activated. The proposed circuit works for up to 6 s of power-on rising time, and occupies a $60{\times}30{\mu}m^2$ active area.

• 한국정보전자통신기술학회논문지
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• 제12권2호
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• pp.150-154
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• 2019

In the design of semiconductor integrated circuits, ESD is one of the important issues related to product quality improvement and reliability. In particular, as the process progresses and the thickness of the gate oxide film decreases, ESD is recognized as an important problem of integrated circuit design. Many ESD protection circuits have been studied to solve such ESD problems. In addition, the proposed device can modify the existing SCR structure without adding external circuit to effectively protect the gate oxide of the internal circuit by low trigger voltage, and prevent the undesired latch-up phenomenon in the steady state with high holding voltage. In this paper, SCR-based novel ESD(Electro-Static Discharge) device with the high holding voltage has been proposed. The proposed device has the lower triggering voltage without an external trigger circuitry and the high holding voltage to prevent latch-up phenomenon during the normal condition. Using TCAD simulation results, not only the design factors that influence the holding voltage, but also comparison of conventional ESD protection device(ggNMOS, SCR), are explained. The proposed device was fabricated using 0.35um BCD process and was measured electrical characteristic and robustness. In the result, the proposed device has triggering voltage of 13.1V and holding voltage of 11.4V and HBM 5kV, MM 250V ESD robustness.

• 전기전자학회논문지
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• 제25권2호
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• pp.280-284
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• 2021

본 논문에서는 스냅백 특성을 개선시키기 위해 일반적인 SCR의 구조적 변경 및 Stack 기술을 적용한 새로운 구조의 ESD 보호회로를 제안한다. 펜타-웰과 더블 트리거를 이용한 구조에 대한 전기적 특성을 분석하고 Stack 구조를 적용해 트리거 전압과 홀딩 전압을 개선하였다. 시뮬레이션을 통한 전자 전류와 총 전류 흐름을 분석 하였다. 이를 통해 레치-업 면역 특성과 우수한 홀딩전압 특성을 확인 하였다. 제안된 ESD 보호회로의 전기적 특성은 TCAD 시뮬레이터를 통해 구조를 형성하고 HBM 모델링을 통해 분석 하였다.

• 대한전자공학회논문지
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• 제25권11호
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• pp.1274-1281
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• 1988

전압제어 적분기에 기초를 둔 새로운 전압-제어 발진기를 개발했다. 전체 회로는 operational transconductance amplifier(OTA)와 접지된 커패시터로 실현한 전압제어 적분기와, 슈미트 트리거(Schmitt trigger)로 구성된다. 입력제어 전류는 적분기의 적분 시정수를 변화시키고, 이것에 의해 회로의 발진 주파수가 바뀐다. 제어 전압이 0V일때 회로를 12.21KHz에서 발진시킬 경우, -2V에서 2V의 제어 전압 범위에서 전압-주파수의 변환 감도는 2.473Hz/V이고, 최대 직선 오차는 0.68%이다. 저주파에서 100KHz까지의 주파수 범위에서 회로의 주파수 안정도는 약 +250ppm/$^{\circ}$C이다.

• 전기전자학회논문지
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• 제21권2호
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• pp.150-153
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• 2017

본 논문에서는 Floating기술을 이용한 GCNMOS 기반의 ESD(Electrostatic Discharge)보호회로를 제안한다. 제안된 보호회로의 특성 분석을 위해서 시놉시스사의 TCAD 시뮬레이션을 이용하였으며 기존의 GGNMOS, GCNMOS와 비교 분석하였다. 제안된 보호회로는 Gate coupling과 Body floating기술을 적용하였으며 기존 ESD보호회로인 GGNMOS, GCNMOS와 비교하여 더 낮은 4.86V의 트리거 전압 및 1.47ns의 짧은 턴-온 타임 특성을 갖는다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1989년도 추계학술대회 논문집 학회본부
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• pp.142-144
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• 1989

Triggering characteristics of a trigatron spark gap have been studied by measuring self-emission UV light. By combining the measurement of the UV light with that of the trigger gap voltage and the lain discharge current, we distinguished clearly the differences between the trigatron operations in which the lain discharge occurs after the trigger discharge in the case of sale polarity between the trigger pin and the lain electrode at the opposite side, and the lain gap breakdown takes place before the formation of the trigger spark in the case of different polarity. We show the observation of UV radiation with the other electromagnetic measurements is a simple and reliable scheme to investigate the triggering properties of the trigatron spark gaps.

• ETRI Journal
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• 제39권5호
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• pp.746-755
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• 2017

In this paper, an electrostatic discharge (ESD) protection circuit is designed for use as a 12 V power clamp by using a parasitic-diode-triggered silicon controlled rectifier. The breakdown voltage and trigger voltage ($V_t$) of the proposed ESD protection circuit are improved by varying the length between the n-well and the p-well, and by adding $n^+/p^+$ floating regions. Moreover, the holding voltage ($V_h$) is improved by using segmented technology. The proposed circuit was fabricated using a $0.18-{\mu}m$ bipolar-CMOS-DMOS process with a width of $100{\mu}m$. The electrical characteristics and robustness of the proposed ESD circuit were analyzed using transmission line pulse measurements and an ESD pulse generator. The electrical characteristics of the proposed circuit were also analyzed at high temperature (300 K to 500 K) to verify thermal performance. After optimization, the $V_t$ of the proposed circuit increased from 14 V to 27.8 V, and $V_h$ increased from 5.3 V to 13.6 V. The proposed circuit exhibited good robustness characteristics, enduring human-body-model surges at 7.4 kV and machine-model surges at 450 V.

• 전기전자학회논문지
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• 제23권4호
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• pp.1309-1313
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• 2019

본 논문에서는 Gate grounded NMOS(GGNMOS)와 Gate grounded Lateral insulated gate bipolar transistor(GGLIGBT), Silicon Controlled Rectifier(SCR), 그리고 제안된 ESD 보호 소자에 대한 전기적 특성을 비교 및 분석하였다. 우선 각 소자에 대한 I-V 특성 곡선을 시뮬레이션 함으로써 트리거 전압과 홀딩 전압을 확인하였다. 그 후에 각 소자에 대한 HBM 4k 시뮬레이션을 통해서 감내 특성을 확인하였다. HBM 4k 시뮬레이션 결과, 제안된 ESD 보호소자의 최대 온도가 GGNMOS와 GGLIGBT와 SCR에 비해서 낮기 때문에 그만큼 감내 특성이 개선되었다고 할 수 있으며, 이는 신뢰성 측면에서 우수한 ESD 보호소자임을 의미한다.

• 전기전자학회논문지
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• 제22권3호
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• pp.836-841
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• 2018

본 논문에서는 대표적인 ESD 보호회로인 SCR, LVTSCR을 기반으로 하여 특정한 어플리케이션의 요구 전압에 맞추어 설계하기 위한 Stack 기술에 대하여 서술한다. 또한 기존 구조와는 다른 SCR 기반의 ESD 보호회로를 제시하여 Stack기술에 적용함으로써, 주요 파라미터인 트리거 전압과 홀딩 전압의 변동에 대하여 검증한다. 새로이 추가되는 SCR 기반의 보호 회로의 경우 추가적인 N+, P+ 영역의 삽입으로 인해 보다 높은 홀딩 전압을 갖는 ESD 보호회로이다. 또한 시놉시스사의 T-CAD 시뮬레이터를 이용하여 제안된 ESD 보호회로의 전기적 특성을 검증을 실시하였다.