• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 추계학술발표강연 및 논문개요집
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• pp.65-65
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• 2003

Chemical mechanical polishing (CMP) is one of the most important processes in recent ULSI (Ultra Large Scale Integrated Circuit) manufacturing technology. Recently, ceria slurries with surfactant have recently been used in STI-CMP,[1] became they have high oxide-to-nitride removal selectivity and widen the processing margin The role of the abrasives, however, on the effect of planarization on STI-CMP is not yet clear. In this study, we investigated how the crystal characteristic affects the planarization efficiency of wafer surface with controlling crystallite size and poly crystalline abrasive size independently.

• 전자공학회논문지D
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• 제36D권1호
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• pp.83-89
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• 1999

알파 입자의 입사에 의하여 생성된 전하중 접합으로 수집되는 전하량을 예측할 수 있는 통합 모델을 개발하였다. 이 모델은 funneling과 diffusion에 의한 전하 수집 현상을 모두 고려함으로써 접합 면적, 접합 전압 알파 입자의 입사 에너지, 입사 각도, 입사점의 위치, 그리고 접합간 격리에 사용되는 트랜치 산화막 깊이의 변화에 따른 수집전하량의 변화를 정확하게 예측할 수 있다.

• 대한기계학회논문집A
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• 제31권1호
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• pp.139-144
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• 2007

This paper presents development of carbon nanotube (CNT) tip modified by focused ion beam (FIB) and experimental results in non-contact mode of atomic force microscopy (AFM) using fabricated tip. We used an electric field which causes dielectrophoresis, to align and deposit CNTs on a conventional silicon tip. The morphology of the fabricated CNT tip was then modified into a desired shape using focused ion beam. We measured anodic aluminum oxide sample and trench structure to estimate the performance of FIB-modified tip and compared with those of conventional Si tip. We demonstrate that FIB modified tip in non contact mode had superior characteristics than conventional tip in the respects of wear, image resolution and sidewall measurement.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 C
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• pp.1615-1617
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• 2002

본 논문은 얇은 실리콘 산화막 트렌치를 이용하여 같은 항복 전압에서 면적을 줄이는 접합 마감(junction termination)을 제안하였다. 제안된 P+FLR(Floating Field Ring) 구조는 기존 P+ FLR구조에 비해 항복 전압 571 V에서 면적을 83 %로 감소시켜 접합 마감 특성이 개선되었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1999년도 춘계학술대회 논문집
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• pp.211-213
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• 1999

In this paper, we documented the controlling oxide removal amount on the pattern wafer using removal rate and removal thickness of blanket wafer. There was the strong correlation relationship for both(correlation factor:0.7109). So, we could confirm the repeatability as applying for STI CMP process from the obtained linear formular. As the result of repeatability test, the difference of calculated polishing time and actual polishing time was 3.48 seconds based on total 50 lots. If this time is converted into the thickness, it is from 104$\AA$ to 167$\AA$. It is possible to be ignored because it is under the process margin.

• ETRI Journal
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• 제35권4호
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• pp.603-609
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• 2013

In this paper, we present a 600-V reverse conducting insulated gate bipolar transistor (RC-IGBT) for soft and hard switching applications, such as general purpose inverters. The newly developed RC-IGBT uses the deep reactive-ion etching trench technology without the thin wafer process technology. Therefore, a freewheeling diode (FWD) is monolithically integrated in an IGBT chip. The proposed RC-IGBT operates as an IGBT in forward conducting mode and as an FWD in reverse conducting mode. Also, to avoid the destructive failure of the gate oxide under the surge current and abnormal conditions, a protective Zener diode is successfully integrated in the gate electrode without compromising the operation performance of the IGBT.

• 한국전기전자재료학회논문지
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• 제24권9호
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• pp.713-717
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• 2011

This paper was carried out design of 600 V GaN power MOSFET Modeling. We decided trench gate type one for design. we carried out device and process simulation with T-CAD tools. and then, we have extracted optimal device and process parameters for fabrication. we have analysis electrical characteristics after simulations. As results, we obtained 600 V breankdown voltage and $0.4\;m{\Omega}cm^2ultra$ low on resistance. At the same time, we carried out field ring simulation for obtaining high voltage.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2000년도 하계학술대회 논문집
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• pp.569-572
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• 2000

This paper presents the optimized fabrication and thermal characteristics of micro-heaters for thermal MEMS applications using a SDB SOI substrate. The micro-heater is based on a thermal measurement principle and contains for thermal isolation regions a 10$\mu\textrm{m}$ thick silicon membrane with oxide-filled trenches in the SOI membrane rim. The micro-heater was fabricated with Pt-RTD(Resistance Thermometer Device)on the same substrate by using MgO as medium layer. The thermal characteristics of the micro-heater with the SOI membrane is 280$^{\circ}C$ at input Power 0.9 W; for the SOI membrane with 10 trenches, it is 580$^{\circ}C$ due to reduction of the external thermal loss. Therefore, the micro-heater with trenches in SOI membrane rim provides a powerful and versatile alternative technology for improving the performance of micro thermal sensors and actuators.

• 한국진공학회지
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• 제6권3호
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• pp.206-212
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• 1997

차세대 반도체 소자의 배선재료로 사용될 것으로 예상되는 구리의 reflow 특성을 조 사하였다. 구리박막을 hole 및 trench 패턴 위에 금속유기화학증착법으로 증착하고 $350^{\circ}C$에 서 $550^{\circ}C$까지의 열처리 온도 범위 및 질소, 산소 분위기에서 열처리하였다. 질소 분위기에서 열처리 한 경우에는 구리가 패턴을 채우지 못하였고 열처리 온도 $450^{\circ}C$ 이상의 산소 분위기 에서 열처리 한 경우에는 reflow에 의하여 구리가 패턴을 채웠다. 이러한 현상은 구리의 산 화시 발생되는 열에 의하여 부분적으로 액상화된 구리가 표면에너지 및 위치에너지를 감소 시키기 위하여 패턴을 채우면서 발생하는 것으로 생각된다. 산소 분위기에서 열처리한 경우 에는 응집물 표면에 300$\AA$이하의 구리 산화물이 형성되었으며 열처리 온도 $550^{\circ}C$에서 구리 의 응집에 의하여 비저항이 급격하게 증가하였다.

• 공업화학
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• 제10권2호
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• pp.225-230
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• 1999

Li(DPM)을 원료로 hot wall 수평 관형 반응기를 이용하여 질소-산소 및 아르곤-산소의 분위기에서 $Li_2O$ 고체박막을 LPMOCVD법으로 합성하였다. XRD와 ESCA 분석으로부터 질소-산소 분위기에서는 $Li_2CO_3$막이, 아르곤-산소의 분위기에서는 $Li_2O$막이 성장하였음을 알아냈다. 성막된 산화리튬과 리튬카보네이트는 기판의 실리콘 성분과 반응하여 실리케이트를 형성하였다. 마이크로 trench법과 Monte Carlo 시뮬레이션에 의해 기상반응 속도상수 및 표면반응 속도상수가 얻어졌으며 이를 이용한 성막속도 계산치와 실험치를 비교한 결과 실험조건범위 내에서 잘 일치하였다.