• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 하계학술대회 논문집 Vol.4 No.2
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• pp.851-856
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• 2003

We have investigated the material and electrical properties of $Bi_{4-x}La_xTi_3O_{12}$ (BLT) ferroelectric thin film for ferroelectric nonvolatile memory applications of capacitor type and single transistor type. The 120nm thick BLT films were deposited on $Pt/Ti/SiO_2/Si$ and $SiO_2/Nitride/SiO_2$ (ONO) substrates by the sol-gel spin coating method and were annealed at $700^{\circ}C$. It was observed that the crystallographic orientation of BLT thin films were strongly affected by the excess Bi content and the intermediate rapid thermal annealing (RTA) treatment conditions regardeless of two type substrates. However, the surface microstructure and roughness of BLT films showed dependence of two different type substrates with orientation of (111) plane and amorphous phase. As increase excess Bi content, the crystallographic orientation of the BLT films varied drastically in BLT films and exhibited well-crystallized phase. Also, the conversion of crystallographic orientation at intermediate RTA temperature of above $450^{\circ}C$ started to be observed in BLT thin films with above excess 6.5% Bi content and the rms roughness of films is decreased. We found that the electrical properties of BLT films such as the P-V hysteresis loop and leakage current were effectively modulated by the crystallographic orientations change of thin films.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.87-93
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• 2010

본 논문에서는 디지털 위상동기루프에서 사용하는 고해상도와 넓은 입력 범위를 가지는 2 단계 시간-디지털 변환기(TDC)구조를 제안한다. 디지털 위상동기루프에서 디지털 오실레이터의 출력 주파수와 기준 주파수와의 위상 차이를 비교하는데 사용하는 TDC는 고해상도로 구현되어야 위상고정루프의 잡음 특성을 좋게 한다. 기존의 TDC의 구조는 인버터로 구성된 지연 라인으로 이루어져 있어 그 해상도는 지연 라인을 구성하는 인버터의 지연 시간에 의해 결정되며, 이는 트랜지스터의 크기에 의해 결정된다. 따라서 특정 공정상에서 TDC의 해상도는 어느 값 이상으로 높일 수 없는 문제점이 있다. 본 논문에서는 인버터보다 작은 값의 지연 시간을 구현하기 위해 위상-인터폴레이션 기법을 사용하였으며, 시간 증폭기를 사용하여 작은 지연 시간을 큰 값으로 증폭하여 다시 TDC에 입력하는 2 단계로 구성하여 고해상도의 TDC를 설계하였다. 시간 증폭기의 이득에 영향을 주는 두 입력의 시간 차이를 작은 값으로 구현하기 위해 지연 시간이 다른 두 인버터의 차이를 이용하여 매우 작은 값의 시간 차이를 구현하여 시간증폭기의 성능을 높였다. 제안하는 TDC는 $0.13{\mu}m$ CMOS 공정으로 설계 되었으며 전체 면적은 $800{\mu}m{\times}850{\mu}m$이다. 1.2 V의 공급전압에서 12 mA의 전류를 사용하며 0.357 ps의 해상도와 200 ps의 입력 범위를 가진다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.71-79
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• 2010

본 논문은 LLC 공진 제어 IC(Integrated Circuit) 설계에 관한 것이다. LLC 공진 제어 IC는 DC/DC 변환하기 위해서 외부의 공진 회로에 입력되는 주파수를 조정하여 트랜스포머를 통해서 2차 측의 출력 전압을 조정한다. 공진회로에 펄스를 공급하기 위한 클럭 생성기가 내장되어 있고, 클럭 주파수는 외부 저항을 사용하여 튜닝이 가능하다. 또한 외부 피드백 입력되는 전압을 이용해 주파수 조정이 가능하도록 VCO(Voltage Controlled Oscillator) 기능을 내장하였다. 동작의 신뢰성을 높이고 회로를 보호하기 위해서 UVLO(Under Voltage Lock Out), brown out, fault detector의 보호회로를 내장하였고, 입력 커패시턴스가 큰 용량의 IGBT(Insulated Gate Bipolar Transistor)를 구동하기 위해서 높은 전압, 전류의 제공이 가능한 HVG(High Side Driver), LVG(Low Side Driver) 드라이버 회로를 내장하였다. LLC 공진 제어 회로를 하나의 칩으로 구현하여 LLC 공진 회로를 제어하는데 있어 필요한 회로들을 설계하였다. 설계한 LLC 공진 제어 IC는 0.35 um 2P3M BCD 공정으로 제작하였다. 칩의 면적은 $1400um{\times}1450um$ 이고, 5V, 15V 두 가지의 전원 전압을 사용한다.

• 대한전자공학회논문지SD
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• 제48권3호
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• pp.7-11
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• 2011

본 논문에서는 간단하면서도 수율 높은 유기박막트랜지스터(OTFT)의 소스/드레인 전극 형성을 위한 인쇄공정을 제안하였다. 게이트 유전체인 PVP (poly 4-vinylphenol)에 불소계 화합물을 3000 ppm 첨가하여 표면에너지를 56 $mJ/m^2$에서 45 $mJ/m^2$로 줄이고, 소스/드레인 전극이 형성될 영역은 포토리소그라피로 형상화 한 후 산소 플라즈마로 선택적으로 표면처리하여 표면에너지를 87 $mJ/m^2$로 높임으로써 표면에너지 차이를 극대화 하였다. G-PEDOT:PSS 전도성 고분자를 브러쉬 인쇄공정으로 소스/드레인 전극 영역 주변에 도포하여 전극을 성형하였으며, OTFT 어레이 ($16{\times}16$)에서 약 90% 가까운 수율을 나타내었다. 불소계 화합물을 첨가한 PVP와 펜타센 반도체를 사용한 OTFT의 성능은 첨가하지 않은 소자와 비교하여 큰 차이가 없었으며, 이동도는 0.1 $cm^2/V.sec$ 로서 전기영동디스플레이(EPD) 시트를 구동하기에 충분한 성능이었다. OTFT 어레이에 EPD 시트를 부착하여 성공적인 작동을 확인하였다.

• 전기전자학회논문지
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• 제11권4호
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• pp.152-157
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• 2007

본 연구에서는 AlGaN/GaN HEMT (High electron mobility transistor)를 제작하고 20 mTorr의 챔버 압력과 15 sccm의 ${N_2}O$ 유량, 40 W의 RF 전력의 조건으로 원거리에서 형성된 플라즈마로 소스와 드레인 영역을 10초${\sim}$120초 동안 처리하여 HEMT의 전기적 특성을 관찰하였다. 상온에서 ${N_2}O$ 플라즈마에 처리한 경우 HEMT의 특성이 변화하지 않았으나 $200^{\circ}C$의 온도에서 10초 동안 처리한 경우 게이트 길이가 1um, 소스와 드레인 사이의 거리가 4um인 HEMT의 게이트 누설전류가 246 nA로부터 1.2 pA로 크게 감소하였다. 또한 25 um 떨어진 200um 폭의 두 활성층 사이 누설전류가 3 uA로부터 7 nA로 감소하였으며 720 ${\Omega}/{\box}$의 활성층의 면저항을 608 ${\Omega}/{\box}$로 감소시켜 도전율의 증가를 나타내기도 하였다. ${N_2}O$ 플라즈마의 처리에 의한 전기적 특성 개선은 10초 이내의 짧은 시간 동안 이루어지며 더 이상의 처리는 누설전류 특성 개선에 도움이 되지 않았다. 또한 ${N_2}O$ 플라즈마 처리로 개선된 특성은 $SiO_2$의 증착과 식각 후에도 개선된 특성이 유지되었다. ${N_2}O$ 플라즈마의 처리는 트랜지스터의 트랜스컨덕턴스와 드레인 전류의 증가, 드레인 전류의 차단특성의 개선에도 기여하여 고품위의 AlGaN/GaN HEMT 제작에 효과적으로 이용될 수 있음이 확인되었다.

• 전기전자학회논문지
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• 제11권4호
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• pp.158-164
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• 2007

본 논문에서는 전력용 스위칭 소자로 널리 활용되고 있는 IGBT 소자 중 수평 게이트 구조보다 우수한 특성을 지닌 트렌치 게이트 IGBT(TIGBT) 구조를 채택하여, 기존의 TIGBT가 갖는 구조적 한계를 극복하고 좀 더 우수한 전기적 특성을 갖는 새로운 구조의 수직형 TIGBT를 제안하였다. 첫 번째로 제안한 IGBT 소자는 P+컬렉터를 산화막으로 고립시킴으로서 N-드리프트 층으로의 정공 주입효율을 극대화하여 기존 구조보다 더 낮은 순방향 전압강하를 얻도록 설계된 구조이다. 두 번째 제안한 구조는 양 게이트 사이의 P-베이스 구조를 볼록하게 형성함으로서 게이트 쪽으로 집중되는 전계의 일부를 접합부 쪽으로 유도하여 기존 구조보다 더 높은 항복전압을 얻을 수 있다. 또한 P-베이스의 볼록한 구조가 턴-오프 시 정공의 흐름을 개선시켜 기존 구조보다 더 빠른 턴-오프 시간을 갖게 된다. 시뮬레이션 결과 첫 번째 구조의 특징은 2.4V의 순방향 전압강하 특성을 갖는 기존의 IGBT 구조보다 상당히 낮은 2.1V의 순방향 전압강하 특성을 나타냈으며, 두 번째 구조는 기존의 IGBT 보다 10V정도 높아진 항복전압 특성을 보였다. 또한 두 번째 구조에서 기존 구조와 비교해볼 때 9ns 정도 빠른 턴-오프 시간을 보였다. 최종적으로 제안된 새로운 구조의 TIGBT는 위 두 구조가 갖는 우수한 전기적 특성을 모두 갖도록 결합한 것이며, 시뮬레이션 결과 기본의 TIGBT 소자보다 순방향 전압강하, 항복특성, 그리고 턴 오프 특성이 모두 우수한 결과를 나타냈다.

• 대한전자공학회논문지SD
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• 제38권9호
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• pp.611-615
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• 2001

Y₂O₃ 박막은 MFISFET형 FRAM의 절연층으로써 응용이 기대되고 있다. 본 논문에서는 ICP에서 Cl₂/Ar 플라즈마를 이용하여 Y₂O₃ 박막을 식각하였다. Y₂O₃박막의 식각율과 YMnO₃ 에 대한 Y₂O₃ 박막의 선택비를 Cl₂/(Cl₂＋Ar) 가스혼합비에 따라 조사하였다. Cl₂/(Cl₂＋Ar) 가스 혼합비가 0.2일 때 Y₂O₃ 박막의 식각 속도는 302Å/min 으로 최대였으며, 그때 YMnO₃ 에 대한 Y₂O₃ 박막의 선택비는 2.4 이었다. Cl₂가스의 첨가량에 따라 Y₂O₃박막의 식각 속도에 어떠한 영향이 있는지 조사하기 위해 OES를 이용하였고, 식각 후 표면 반응을 알아보기 위하여 XPS 분석을 수행하였다. XPS 분석 결과 Y과 Cl과의 화학 반응이 있음을 확인하였고 그러한 분석결과는 SIMS 분석으로 확인되었다.

• 대한전자공학회논문지SD
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• 제46권12호
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• pp.1-9
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• 2009

가산기는 기본적인 산술 연간 장치로써, 산술 연산 시스템 전체의 속도 및 전력소모에 결정적인 역할을 한다. 단일 비트 전가산기의 성능을 향상시키는 문제는 시스템 성능 향상의 기본적인 요소이다. 주 논문에서는 기존의 모듈 I과 모듈III를 거쳐 출력 Cout을 갖는 XOR-XNOR 구조와는 달리 모듈 I을 거치지 않고 입력 A, B, Cin에 의해 모듈III를 거쳐 출력 Cout을 갖는 새로운 구조를 이용한다. 최대 5단계의 지연단계를 2단계로 줄인 전가산기를 제안한다. 따라서 Cout 출력속도가 향상되어 리플캐리 가산기와 같은 직렬연결의 경우 더욱 좋은 성능을 나타내고 있다. 제안한 1Bit 전가산기는 static CMOS, CPL, TFA, HPSC, TSAC 전가산기에 비해 좋은 성능을 가지고 있다. 가장 좋은 성능을 나타내는 기존의 전가산기에 비해 4.3% 향상된 지연시간을 가지며 9.8%의 향상된 PDP 비율을 갖는다. 제안한 전가산기 회로는 HSPICE 툴을 이용하여 $0.18{\mu}m$ CMOS 공정에서 전력소모 및 동작속도를 측정하였으며 공급전압에 따른 특성을 비교하였다.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.8-16
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• 2010

본 연구에서는 산소분압조건이 radio 주파수(RF) 마그네트론 스퍼터링으로 증착된 Al이 도핑된 ZnO (AZO) 박막의 성질에 미치는 영향을 조사하였다. Hall, photoluminescence (PL), X-ray photoelectron spectroscopy (XPS) 측정들은 0.9의 산소분압으로 증착된 AZO 박막의 경우 p형 전도도를 나타내었지만 반면에 0 - 0.6 범위의 산소분압으로 증착된 AZO 박막의 경우는 n형 전도도가 관찰 되었다는 것을 보여주고 있다. 또한 PL 및 XPS 결과는 zinc vacancies 와 oxygen interstitials등과 같은 억셉터 같은 결함들이 0.9의 산소분압으로 증착된 AZO 박막 내에서 증가해서 그 결과 p형 전도도의 AZO 박막을 형성하였다는 것을 알려주고 있다. Hall 결과는 0 - 0.6 범위의 산소분압으로 증착된 AZO 박막을 투명 박막 트랜지스터 응용에서 전극층으로 사용할 수 있음을 가리키고 있다. X-ray diffraction 해석으로부터 더 큰 산소분압으로 증착 된 AZO 박막 들이 더 큰 tensile 스트레스 뿐 만 아니라 더 작은 grain 크기를 가지면서 더 악화 된 결정질 특성을 가진다는 사실을 확인 하였는데 이는 증착 도중에 더 많은 산소원자들이 주입되는 것과 관련이 있음을 알 수 있었다. atomic force 마이크로스코프의 연구에서 산소분압을 사용하여 증착된 박막에서 더 완만한 표면 거칠기를 관찰하였는데 산소원자들의 주입이 더 큰 비저항을 초래하였다는 것을 Hall 측정으로도 확인할 수 있었다.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.50-61
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• 2010

최근 SoC 가 주목받으면서 검증이 더욱 중요해졌다. SoC 설계 추세는 구조 및 RTL(Register Transistor Logic) 레벨의 HW(Hardware) 설계 및 내장형 프로세서에서 수행 될 SW(Software) 개발을 동시에 진행하는 HW/SW 통합 설계이다. 테크놀로지가 DSM(Deep-Submicron)으로 가면서 SoC 내부 상태를 확인하는 것은 매우 어려운 일이 되었다. 이와 같은 이유 때문에 SoC 디버거는 매우 어려운 분야이며 디버깅에 매우 많은 시간이 소모된다. 즉 신뢰성이 있는 디버거 개발이 필요하다. 본 논문에서는 JTAG을 기반으로 하는 하드웨어 디버거 OCD를 개발하였다. OCD는 Core-A를 대상으로 하여 개발 된 것이다. 개발된 OCD는 Core-A에 내장하여 SW 디버거와 연동하여 검증까지 마치고 디버거로서의 기능 및 신뢰성을 확인하였다. Core-A에 내장한 OCD는 약 14.7%의 오버헤드를 보이며 OCD의 2% gate count를 차지하는 DCU를 수정함으로써 다른 프로세서에도 쉽게 적용할 수 있는 디버거 유닛으로 사용할 수 있다.