• 한국세라믹학회지
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• 제35권12호
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• pp.1336-1336
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• 1998

2단계 열탄소환원법으로 탄화규소 휘스커를 Ar과 H2분위기에서 기상-고상, 2단계, 기상-액상-고상 성장기구를 통해 각각 합성하였다. Ar분위기에서 탄화규소 휘스커는 다음과 같은 반응기구로 성장하였다. SiO2(S)+C(s)-SiO(v)+CO(v) SiO(v)3CO(v)=SiC(s)whisker+2CO2(v) 2C(s)+2CO2(v)=4CO(v) 이때 전체 반응속도는 세번째 반응에 참여하는 탄소에 의해 지배되었다. 따라서 이 반응이 휘스커 합성의 율속반응으로 판단되었다. 한편 H2 분위기에서 탄화규소 휘스커는 다음과 같은 반응기구로 성장하였다.SiO2(s)+C(s)=SiO(v)+CO(v) 2C(s)+4H2(v)=2CH4(v) SiO(v)+2CH4(v)=SiC(s)whisker+CO(v)+4H2(v) 이때 전체 반응속도는 SiO(v) 기체의발생 속도에 의해 지배되었다. 따라서 첫번째 반응이 휘스커 합성의 율속 반응인 것으로 판단되었다.

• 전자통신동향분석
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• 제25권5호
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• pp.97-105
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• 2010

모바일과 유비쿼터스 센서 네트워크 센서 시대가 도래함에 따라 가볍고, 작고, 얇고, 멀티기능을 구현할 수 있는 부품에 대한 요구가 증대하고 있다. 이에 대한 여러 가지 솔루션 중 MCM의 개념을 수직 방향으로 확장시킨 3D IC가 최근 각광을 받고 있다. 이는 물리적인 한계에 부딪힌 반도체 집적 공정의 한계를 극복하여 지속적으로 무어의 법칙에 맞춰 집적도를 향상시킬 수 있을 뿐만 아니라 소재와 공정이 달라도 3차원적으로 집적이 가능하여 메모리와 프로세서로 대표되는 디지털 칩뿐만 아니라 아날로그/RF, 수동소자, 전력소자, 센서/액추에이터, 바이오칩 등을 하나로 패키징 할 수 있는 장점이 있기 때문이다. 이를 통해 성능 향상, 경박단소, 저비용의 부품 개발이 가능하기 때문에 미국, 유럽, 일본 등 선도국뿐만 아니라 싱가포르, 타이완, 중국 등에서도 활발한 연구가 진행되고 있으며 CMOS 이미지 센서 모듈 생산에 TSV 기술이 이미 적용되고 있다. 본 고에서는 3D IC를 위한 TSV 및 적층 요소 기술을 소개하고 이를 통해 개발된 사례와 표준화 동향에 대하여 소개하고자 한다.

• 한국전자파학회지:전자파기술
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• 제27권2호
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• pp.39-46
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• 2016

저전력화, 고성능화, 경박단소화로 발전해 나가는 전자산업의 트렌드에 부합하는 기술로 TSV는 진보된 3D IC에서 널리 사용되어질 가장 잠재력이 큰 기술이다. 미세공정의 한계에 근접하고 있는 만큼 그동안 전 세계 유수의 반도체 업체들과 연구소들이 TSV의 공정기술 및 전기적 성능을 향상시키기 위한 많은 노력을 기울이고 있다. 이러한 노력은 차원 Scaling의 한계 극복한 차세대 전자패키지 및 모듈 기술 분야의 원천 기술을 확보함으로써 관련 산업 분야의 기술 선도가 가능하고 초소형/고성능 시스템 및 부품 개발로 관련 지적 재산 획득이 가능하며, 국제적 전자산업 경쟁 우위를 유지하고, 새로운 시장 창출 및 시장 선점하기 위한 것이다. 본 글에서 기본적인 TSV 형성을 위한 공정기술에 대해 소개하였고, TSV를 등가회로로 표현하고, 전기적 성능을 빠르게 예측하기 위한 내용을 언급하였다. 또한 TSV 기술의 국내외 연구동향을 소개하면서 향후 반도체 시장에서 TSV 기술이 시장의 주도권을 쥔다고 할 수 있을 만큼, 앞으로도 3D 패키징에 대한 연구개발이 지속적일 것으로 기대한다.

• Membrane and Water Treatment
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• 제5권4호
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• pp.265-279
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• 2014

Pervaporation is the most promising technique for the recovery of ethanol from the fermentation system. To date, extensive research has been conducted on the exploration of membrane materials with favorable properties. In this paper, we primarily review the performance of adsorbent-filled rubbery membranes. In addition, the fundamental mechanisms of ethanol and water molecules transportation through composite membranes are demonstrated, particularly from the perspective of cluster formation. Finally, future prospects are also analyzed to develop the guidelines for the future development of excellent membrane materials for ethanol concentration. This paper is not meant to be an exhaustive overview, rather a specialized summary that allows readers to select the information appropriated to their topics.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 심포지엄 논문집 정보 및 제어부문
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• pp.196-198
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• 2007

A circuit design technique to reduce the propagation time is proposed for the analog parallel processing-based Viterbi decoder. The analog Viterbi decoder implements the function of the conventional digital Viterbi decoder utilizing the analog parallel processing circuit technology. The decoder is for the PR(1.2,2.1) signal of DVD. The benefits are low power consumption and less silicon occupation. In this paper, a propagation time reduction technique is proposed by minimizing the parasitic capacitance components in the layout design of the analog Viterbi decoder. The propagation time reduction effect of the proposed technique has been shown via HSPICE simulation.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.108.1-108.1
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• 2014

제품의 고성능 사양을 위해 초미소 크기(Nano Size)의 구조를 갖는 제품들이 일상에서 자주 등장한다. 대표 제품은 주변에서 쉽게 접할 수 있는 전자제품의 반도체 칩이다. 반도체 칩 소자 구조는 크기를 줄이는 것 외에도 적층을 통해 소자의 집적도를 높이는 방향으로 진화를 하고 있다. 복잡한 구조로 인해 발생되는 여러 반도체 결함 중에 TSV 결함은 현재 진화하는 반도체 칩의 구조를 대변하는 대표 결함이다. 이 결함을 효율적으로 검출하고 다루기 위해서는 초미소 크기(Nano Size)의 결함을 비파괴적인 방법으로 가시화하고 분석하는 장비가 필요하다. X-ray 시스템은 이러한 요구를 해결하는 훌룡한 한 방법이다. 이 논문에서는 X-ray 시스템의 구성 및 위의 TSV 결함을 검출하고 분석하기 위한 시스템의 특징에 대해 설명을 한다. X-ray 시스템은 크게 X선을 발생시키는 X선튜브와 대상 물체를 투과한 X선을 영상화하는 디텍터, 대상물체의 영상화를 위해 물체를 적절하게 구동시키는 이동장치로 구성되어 있다. 초미소크기(Nano Size)의 결함 검출을 위해서는 X선 튜브, 디텍터, 이동장치에 요구되는 사양의 복잡도, 정밀도는 이러한 시스템의 개발을 어렵게 만든다. 이 논문에서는 이러한 시스템을 개발 시에 시스템 핵심 요소의 특징을 분석한다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2009년도 춘계학술대회 논문집
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• pp.247-247
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• 2009

3차원 반도체 패키징에서 관통전극 Through Silicon Via (TSV)를 형성하기 위하여 이온과 래디컬의 활성도 조절이 가능한 pulsating inductively coupled plasma (ICP) 식각을 수행하였다. 본 식각공정에서는 펄스주파수 ($50{\sim}500Hz$)와 듀티 싸이클 ($20{\sim}99%$)을 조절하여, 플라즈마 내 이온과 래디컬들의 활성도 변화를 발생시켰다. 플라즈마 공정변수에 따라 식각형태가 달라짐을 S.E.M을 이용하여 확인했으며, 이온(SFx+, O+)과 래디컬 ($SF^*$, $F^*$, $O^*$)의 농도 및 활성도 변화를 측정하기 위하여 광학적 기술인 optical emissin spectroscopy와 전기적 특성 측정 기술인 Langmuir probe 시스템을 직접 제작 설치하여 펄스플라즈마를 진단하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 추계학술대회 논문집 학회본부 C
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• pp.461-463
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• 2000

This paper presents a low temperature excimer-laser-crystallization that produces directionally solidified microstructure in Si thin films. The process involves (1) a complete melting of selected area via irradiation through a patterned mask. and (2) a precisely controlled pulse translation of the sample with respect to the mask over a distance shorter than the superlateral growth(SLG) distance. (3) lateral growth extended over a number of iterative steps. Grains that grow continuously to the vertical direction were demonstrated. We discuss sequential lateral solidification principle, experiment.

• ETRI Journal
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• 제36권4호
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• pp.635-642
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• 2014

Three-dimensional integrated circuits (3D ICs) implement heterogeneous systems in the same platform by stacking several planar chips vertically with through-silicon via (TSV) technology. 3D ICs have some advantages, including shorter interconnect lengths, higher integration density, and improved performance. Thermal-aware design would enhance the reliability and performance of the interconnects and devices. In this paper, we propose thermal-aware floorplanning with min-cut die partitioning for 3D ICs. The proposed min-cut die partition methodology minimizes the number of connections between partitions based on the min-cut theorem and minimizes the number of TSVs by considering a complementary set from the set of connections between two partitions when assigning the partitions to dies. Also, thermal-aware floorplanning methodology ensures a more even power distribution in the dies and reduces the peak temperature of the chip. The simulation results show that the proposed methodologies reduced the number of TSVs and the peak temperature effectively while also reducing the run-time.

• 한국전자파학회지:전자파기술
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• 제24권2호
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• pp.23-34
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• 2013

Over the past several decades in the microelectronics industry, devices have gotten smaller, thinner, and lighter, without any accompanying degradation in quality, performance, and reliability. One permanent and deniable trend in packaging as well as wafer fabrication industry is system integration. The proliferating options for system integration, recently, are driving change across the overall semiconductor industry, requiring more investment in developing, ramping and supporting new die-, wafer- and board-level solution. The trend toward 3D system integration and miniaturization in a small form factor has accelerated even more with the introduction of smartphones and tablets. In this paper, the key issues and state of the art for system integration in the packaging process are introduced, especially, focusing on ease transition to next generation packaging technologies like through silicon via (TSV), 3D wafer-level fan-out (WLFO), and chip-on-chip interconnection. In addition, effective solutions like fine pitch copper pillar and MEMS packaing of both advanced and legacy products are described with several examples.