• 마이크로전자및패키징학회지
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• 제24권4호
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• pp.91-95
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• 2017

Package-On-Package (PoP) technology is developing toward smaller form factors with high-speed data transfer capabilities to cope with high DDR4x memory capacity. The common application processor (AP) used for PoP devices in smartphones has the bottom package as logic and the top package as memory, which requires both thermally and electrically enhanced functions. Therefore, it is imperative that PoP designs consider both thermal and power distribution network (PDN) issues. Stacked packages have poorer thermal dissipation than single packages. Since the bottom package usually has higher power consumption than the top package, the bottom package impacts the thermal budget of the top package (memory). This paper investigates the thermal and electrical characteristics of PoP designs, particularly the bottom package. Findings include that via and dense via-cluster volume have an important role to lower thermal resistance to the motherboard, which can be an effective way to manage chip hot spots and reduce the thermal impact on the memory package. A Cu block and dense via-cluster layout with an optimal location are proposed to drain the heat from the chip hot spots to motherboard which will enhance thermal and electrical performance at the design stage. The analytical thermal results can be used for design guidelines in 3D packaging.

• 마이크로전자및패키징학회지
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• 제10권1호
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• pp.39-43
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• 2003

열전달에 대해 고려하는 것은 LTCC와 같은 고밀도 회로기판을 설계하는데 매우 중요한 요소이다. 본 연구에서는 열전달 효과를 조사하기 위해서 LTCC 기판 내에 열 비아 및 패드를 위치시킨 기판을 제작하였다. 제작된 기판의 정확한 열적인 분석을 이해하기 위해서 Laser Flash Method에 의한 샘플의 열전도도 분석 및 수치해석을 수행하였다. 열비아 및 열방출을 위한 패드로 구성된 LTCC 기판의 열전도 특성은 순수 Ag재료의 44%인 103 W/mK 값을 초과하는 특성을 나타내었다. 수치해석에 의해서 LTCC 기판내의 비아 배열, 크기, 밀도 변화에 따른 열거동의 해석을 수행하였다.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2002년도 추계기술심포지움논문집
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• pp.153-157
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• 2002

Thermal management is very important for the success of high density circuit design in LTCC. To realized more accurate thermal analysis for structure design, a series of simple thermal resistance measurement by laser flash method and parametric numerical analysis have been carried out. The design of via filled material would be useful in thermal management of power devices.

• Journal of Welding and Joining
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• 제29권1호
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• pp.46-51
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• 2011

TSV technology raises several reliability concerns particularly caused by thermally induced stress. In traditional package, the thermo-mechanical failure mostly occurs as a result of the damage in the solder joint. In TSV technology, however, the driving failure may be TSV interconnects. In this study, the thermomechanical reliability of TSV technology is investigated using finite element method. Thermal stress and thermal fatigue phenomenon caused by repetitive temperature cycling are analyzed, and possible failure locations are discussed. In particular, the effects of via size, via pitch and bonding pad on thermo-mechanical reliability are investigated. The plastic strain generally increases with via size increases. Therefore, expected thermal fatigue life also increase as the via size decreases. However, the small via shows the higher von Mises stress. This means that smaller vias are not always safe despite their longer life expectancy. Therefore careful design consideration of via size and pitch is required for reliability improvement. Also the bonding pad design is important for enhancing the reliability of TSV structure.

• 전기학회논문지
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• 제60권6호
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• pp.1178-1182
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• 2011

The best methods for distribution controled of LED lighting fixtures is control to designed LED chip array, lens and reflector. However, lens design need distribution design to reflector for low-wattage LED lighting because of difficulty of production and reduction of light efficiency. In addition, it needs maximize of thermal performance to improve the efficiency and reliability of device. As a result, for the height of reflector 40[mm] and Inclination 25[$^{\circ}$], we can see the best distribution properties, and, in the thermal properties, junction temperature MCPCB 62.9 [$^{\circ}C$], FR4 PCB 89.6 [$^{\circ}C$], FR4 PCB from Via-hole is 63.1 [$^{\circ}C$]. it may improve for thermal properties for makes the Via-hole.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2008년도 춘계학술대회 논문집
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• pp.195-196
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• 2008

• 마이크로전자및패키징학회지
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• 제24권1호
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• pp.35-43
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• 2017

The three-dimensional integrated circuit (3D-IC) is a general trend for the miniaturized and high-performance electronic devices. The through-silicon-via (TSV) is the advanced interconnection method to achieve 3D integration, which uses vertical metal via through silicon substrate. However, the TSV based 3D-IC undergoes severe thermo-mechanical stress due to the CTE (coefficient of thermal expansion) mismatch between via and silicon. The thermo-mechanical stress induces mechanical failure on silicon and silicon-via interface, which reduces the device reliability. In this paper, the thermo-mechanical reliability of TSV based 3D-IC is reviewed in terms of mechanical fracture, heat conduction, and material characteristic. Furthermore, the state of the art via-level and package-level design techniques are introduced to improve the reliability of TSV based 3D-IC.

• 마이크로전자및패키징학회지
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• 제21권2호
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• pp.43-51
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• 2014

3차원 적층 패키지(3D integrated package) 에서 초소형 패키지 내에 적층되어 있는 칩들의 발열로 인한 열 신뢰성 문제는 3차원 적층 패키지의 핵심 이슈가 되고 있다. 본 연구에서는 TSV(through-silicon-via) 기술을 이용한 3차원 적층 패키지의 열 특성을 분석하기 위하여 수치해석을 이용한 방열 해석을 수행하였다. 특히 모바일 기기에 적용하기 위한 3D TSV 패키지의 열 특성에 대해서 연구하였다. 본 연구에서 사용된 3차원 패키지는 최대 8 개의 메모리 칩과 한 개의 로직 칩으로 적층되어 있으며, 구리 TSV 비아가 내장된 인터포저(interposer)를 사용하여 기판과 연결되어 있다. 실리콘 및 유리 소재의 인터포저의 열 특성을 각각 비교 분석하였다. 또한 본 연구에서는 TSV 인터포저를 사용한 3D 패키지에 대해서 메모리 칩과 로직 칩을 사용하여 적층한 경우에 대해서 방열 특성을 수치 해석적으로 연구하였다. 적층된 칩의 개수, 인터포저의 크기 및 TSV의 크기가 방열에 미치는 영향에 대해서도 분석하였다. 이러한 결과를 바탕으로 메모리 칩과 로직 칩의 위치 및 배열 형태에 따른 방열의 효과를 분석하였으며, 열을 최소화하기 위한 메모리 칩과 로직 칩의 최적의 적층 방법을 제시하였다. 궁극적으로 3D TSV 패키지 기술을 모바일 기기에 적용하였을 때의 열 특성 및 이슈를 분석하였다. 본 연구 결과는 방열을 고려한 3D TSV 패키지의 최적 설계에 활용될 것으로 판단되며, 이를 통하여 패키지의 방열 설계 가이드라인을 제시하고자 하였다.

• 마이크로전자및패키징학회지
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• 제21권3호
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• pp.63-66
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• 2014

본 연구에서는 3차원 적층 집적회로 구조에서 Cu TSV를 활용한 열관리 가능성에 대해 살펴보았다. Cu TSV가 있는 실리콘 웨이퍼와 일반 실리콘 웨이퍼 후면부를 점열원을 이용하여 가열한 후 전면부의 온도 변화를 적외선 현미경을 이용하여 관찰하였다. 일반 실리콘 웨이퍼의 경우 두께가 얇아지면서 국부적인 고온영역이 관찰됨으로서 적층 구조에서 층간 열문제의 가능성을 확인할 수 있었다. TSV 웨이퍼의 경우 일반 실리콘 웨이퍼보다 넓은 영역의 고온 분포를 나타내었으며, 이는 Cu TSV를 통한 우선적인 열전달로 인한 것으로 적층 구조에서 Cu TSV를 이용한 효과적인 열관리의 가능성을 나타낸다.

• 마이크로전자및패키징학회지
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• 제17권4호
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• pp.95-100
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• 2010

LED (Light Emitting Diode)는 인가된 에너지 대비 15%가 빛으로, 나머지 85%가 열로 변환되는 것은 이미 잘 알려져 있다. 최근 LED칩 용량이 증가함에 따라서 LED칩으로부터 방출되는 열은 더욱 증가하게 되고 이는 LED 제품의 성능저하와 수명단축에 직접적인 영향을 미친다. 따라서, 산업계에서는 고출력 LED 칩에서 발생하는 열을 제어하기 위해 제품설계구조 연구가 진행 중에 있으며 또한, 부가적으로, 기존의 알루미늄, 접착제 및 구리를 사용하는 MCL(Metal Clad Laminate)구조에서 저가형 FR4 및 구리를 사용하는 CCL (Copper Clad Laminate)로 변경하여 원가절감을 하고자 하는 대체 소재연구가 진행되고 있다. 본 연구에서는 저가형 CCL에 열방출 극대화를 위하여 열비아(thermal via)를 디자인별로 형성한 후 1 W급 LED 칩을 실장하여 열저항(thermal resistance) 변화를 분석하였으며, 최적의 열방출을 위한 열비아 구조를 제안하고자 하였다.