• 마이크로전자및패키징학회지
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• 제24권1호
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• pp.35-43
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• 2017

The three-dimensional integrated circuit (3D-IC) is a general trend for the miniaturized and high-performance electronic devices. The through-silicon-via (TSV) is the advanced interconnection method to achieve 3D integration, which uses vertical metal via through silicon substrate. However, the TSV based 3D-IC undergoes severe thermo-mechanical stress due to the CTE (coefficient of thermal expansion) mismatch between via and silicon. The thermo-mechanical stress induces mechanical failure on silicon and silicon-via interface, which reduces the device reliability. In this paper, the thermo-mechanical reliability of TSV based 3D-IC is reviewed in terms of mechanical fracture, heat conduction, and material characteristic. Furthermore, the state of the art via-level and package-level design techniques are introduced to improve the reliability of TSV based 3D-IC.

• 마이크로전자및패키징학회지
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• 제16권1호
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• pp.1-6
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• 2009

• 마이크로전자및패키징학회지
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• 제20권2호
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• pp.65-74
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• 2013

Through-Silicon Via (TSV) 기술은 3차원 적층 패키징를 위한 핵심 기술로서 큰 관심을 받고 있다. 그러나 TSV 기술은 아직 다양한 공정상의 문제와 신뢰성 문제를 해결해야 하는 난제가 남아 있다. 특히 구리 비아(via)와 실리콘 기판의 큰 열팽창계수의 차이로 인한 열응력은 계면 박리, 크랙 발생, 구리 protrusion 등 다양한 신뢰성 문제를 발생시킨다. 본 연구에서는 구리 TSV 구조의 열응력을 수치해석을 이용하여 분석하였으며, 3차원 TSV 비아와 실리콘 기판의 응력 및 변형을 해석하였다. 비아의 크기, 비아와 비아 사이의 간격 및 비아의 밀도가 TSV 구조의 응력에 미치는 영향을 분석하였으며, 또한 어닐링(annealing) 온도 및 비아의 크기가 구리 protrusion에 미치는 영향을 관찰하였다. 구리 TSV 구조의 신뢰성을 향상시키기 위해서는 적절한 비아와 비아 사이의 간격을 유지한 상태에서, 비아의 크기 및 비아의 밀도는 작아야 한다. 또한 구리 protrusion을 감소시키기 위해서는 비아의 크기 및 어닐링 공정과 같은 공정의 온도를 낮추어야 한다. 본 연구의 결과는 TSV 구조의 열응력과 관련된 신뢰성 이슈를 이해하고, TSV 구조의 설계 가이드라인을 제공하는데 도움을 줄 수 있을 것으로 판단된다.

• Korean Chemical Engineering Research
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• 제54권6호
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• pp.723-733
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• 2016

반도체 배선 미세화에 의한 한계를 극복하기 위해 실리콘 관통 비아(through silicon via, TSV)를 사용한 소자의 3차원 적층에 대한 연구가 진행되고 있다. TSV 내부는 전해도금을 통해 구리로 채우며, 소자의 신뢰성을 확보하기 위해 결함 없는 TSV의 채움이 요구된다. TSV 입구와 벽면에서는 구리 전착을 억제하고, TSV 바닥에서 선택적으로 구리 전착을 유도하는 바닥 차오름을 통해 무결함 채움이 가능하다. 전해 도금액에 포함되는 유기 첨가제는 TSV 위치에 따라 국부적으로 구리 전착 속도를 결정하여 무결함 채움을 가능하게 한다. TSV의 채움 메커니즘은 첨가제의 거동에 기반하여 규명되므로 첨가제의 특성을 이해하는 연구가 선행되어야 한다. 본 총설에서는 첨가제의 작용기작을 바탕으로 하는 다양한 채움 메커니즘, TSV 채움 효율을 개선하기 위한 평탄제의 개발과 3-첨가제 시스템에서의 연구, 첨가제 작용기와 도금 방법의 수정을 통한 채움 특성의 향상에 관한 연구를 소개한다.

• Journal of Welding and Joining
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• 제32권3호
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• pp.19-26
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• 2014

Through Silicon Via (TSV) technology is the shortest interconnection technology which is compared with conventional wire bonding interconnection technology. Recently, this technology has been also noticed for the miniaturization of electronic devices, multi-functional and high performance. The short interconnection length of TSV achieve can implement a high density and power efficiency. Among the TSV technology, TSV filling process is important technology because the cost of TSV technology is depended on the filling process time and reliability. Various filling methods have been developed like as Cu electroplating method, molten solder insert method and Ti/W deposition method. In this paper, various TSV filling methods were introduced and each filling materials were discussed.

• 마이크로전자및패키징학회지
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• 제17권1호
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• pp.69-73
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• 2010

Through-silicon-via (TSV)를 포함하고 있는 3차원 적층 반도체 패키지에서 구조적 변수에 따른 열응력의 변화를 살펴보기 위하여 유한요소해석을 수행하였다. 이를 통하여 TSV를 포함하고 있는 3차원 적층 반도체 패키지에서 웨이퍼 간 접합부의 지름, TSV 지름, TSV 높이, pitch 변화에 따른 열응력의 변화를 예측하였다. 최대 von Mises 응력은 TSV의 가장 위 부분과 Cu 접합부, Si, underfill 계면에서 나타났다. TSV 지름이 증가할 때, TSV의 가장 위 부분에서의 von Mises 응력은 증가하였다. Cu 접합부 지름이 증가할 때, Si과 Si 사이의 Cu 접합부가 Si, underfill과 만나는 부분에서 von Mises 응력이 증가하였다. Pitch가 증가할 때에도, Si과 Si 사이의 Cu 접합부가 Si, underfill과 만나는 부분에서 von Mises 응력이 증가하였다. 한편, TSV 높이는 von Mises 응력에 크게 영향을 미치지 못하였다. 따라서 TSV 지름이 작을수록, 그리고 pitch가 작을수록 기계적 신뢰성은 향상되는 것으로 판단된다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2010년도 추계학술대회 논문집
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• pp.553-554
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• 2010

• 한국전기전자재료학회논문지
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• 제27권3호
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• pp.137-140
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• 2014

With the recent advent of through silicon via (TSV) technology, wafer level-TSV interconnection become feasible in high volume manufacturing. To increase the manufacturing productivity, it is required to develop equipment for backside passivation layer deposition for TSV wafer bonding process with high deposition rate and low film stress. In this research, we investigated the relationship between process parameters and the induced wafer stress of PECVD silicon nitride film on 300 mm wafers employing statistical and artificial intelligence modeling. We found that the film stress increases with increased RF power, but the pressure has inversely proportional to the stress. It is also observed that no significant stress change is observed when the gas flow rate is low.

• 마이크로전자및패키징학회지
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• 제28권4호
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• pp.97-101
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• 2021

본 연구에서는 실험 설계법을 통해 인터포저에서 Through Silicon Via (TSV) 및 Redistributed Layer (RDL)의 구조적 변형에 따른 삽입 손실 특성 변화를 확인하였다. 이때 3-요인으로 TSV depth, TSV diameter, RDL width를 선정하여, 구조적 변형을 일으켰을 때 400 MHz~20 GHz에서의 삽입 손실을 EM (Electromagnetic) tool Ansys HFSS(High Frequency Simulation Software)를 통해 확인하였다. 반응 표면법을 고려하였다. 그 결과 주파수가 높아질수록 RDL width의 영향이 감소하고 TSV depth와 TSV diameter의 영향이 증가하는 것을 확인했다. 또한 분석 범위 내에서 RDL width를 증가시키면서 TSV depth를 감소시키고 TSV diameter를 약 10.7 ㎛ 고정하는 것이 삽입 손실을 가장 최적화 시키는 결과가 관찰되었다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2007년도 추계학술대회 논문집
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• pp.173-174
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• 2007

Through Silicon Via ( TSV)는 향후3D integration devices (CMOS image sensors) 와 보다 더 직접화되고 진보된 memory stack에 기여 할 것이다. 이는 한층 더 진보된 microprocessors system 을 구축 하리라 본다. 해서 본문은 TSV plasma etching processing 소개와 특히 Bosch process에 대한 개선 방법을 제시하고자 한다.