• 전기학회논문지P
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• 제66권4호
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• pp.182-187
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• 2017

Synchronous generators have been significantly applied in large-scale power plants and its monitoring systems are additionally established to sequentially observe states and outputs. We develop a computer based monitoring device for three-phase synchronous power generators in this paper. First, a test-bed of such generator system is created and then a interface board is constructed to transfer electric signals including the output voltage and the current from generators into a computer system via a data acquisition device. Its RMS(root-mean-square) values are continuously shown on a screen of computer systems and its time-histories graphs are additionally illustrated under a graphic user interface(GUI) mode. Lastly, we carry out real-time experiments using the generator system with the monitoring device to demonstrate its reliability and superiority by comparing results of a generic power analyzer which is well-used in measuring various power systems practically.

• 대한전자공학회논문지SD
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• 제40권5호
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• pp.321-334
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• 2003

GALS(Globally-Asynchronous Locally-Synchronous) 시스템은 대규모의 칩 설계 시에 설계의 용이성과 신뢰성을 확보할 수 있는 구조로 주목 받고 있다. 본 논문에서는 GALS 시스템에 필수적인 비동기 접속장치를 제안한다. 접속 장치는 크게 센더 모듈과 리시버 모듈로 구성되어 있으며, 센더 모듈에서는 부분적으로 내부 클록과는 무관하게 데이터 전송이 가능하다. 0.25um 공정의 게이트 레벨 표준 셀 라이브러리를 사용하여 설계하였고, 성능 향상 정도를 시뮬레이션을 통하여 예측할 수 있었다. 마지막으로, 접속장치를 장착한 GALS 구조의 예제 회로를 설계하여 올바르게 동작함을 확인하였다.

• 인터넷정보학회논문지
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• 제9권5호
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• pp.185-193
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• 2008

대규모 병렬 시스템의 MTBF(moon time between failures)는 아주 짧아 겨우 수 시간 단위에 불과하여 장시간의 연산 도중 연산 실패로 끝나 소중한 계산 시간이 낭비되는 경우가 많다. 그러나 현재의 MPI(Message Passing Interface) 표준은 이에 대한 대안을 제시하지 않고 있다. 본 논문에서는, 비표준의 결함 내성 MPI 라이브러리가 아닌 MPI 표준 함수들만을 사용하여, 일반적인 동기 병렬 연산에 적용할 수 있는 응용 수준의 결함 내성 연산 시스템을 제안한다.

• Journal of Electrical Engineering and Technology
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• 제1권3호
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• pp.313-319
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• 2006

This paper addresses improving the voltage stability limit of interface flow between two different regions in an electric power system using the Static Synchronous Series Compensator (SSSC). The paper presents a power flow analysis model of a SSSC, which is obtained from the injection model of a series voltage source inverter by adding the condition that the SSSC injection voltage is in quadrature with the current of the SSSC-installed transmission line. This model is implemented into the modified continuation power flow (MCPF) to investigate the effect of SSSCs on the interface flow. A methodology for determining the interface flow margin is simply briefed. As a case study, a 771-bus actual system is used to verify that SSSCs enhance the voltage stability limit of interface flow.

• 한국전자통신학회논문지
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• 제14권3호
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• pp.529-536
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• 2019

스마트 센서 시스템에 압전 에너지 하베스터를 적용하기 위해서는 AC-DC 정류기를 비롯한 에너지 하베스트 인터페이스 회로가 필수적이다. 본 논문에서는 기본적인 회로인 Full Bridge Rectifier(: FBR) 회로와 동기식 압전 에너지 하베스트 인터페이스 회로의 성능을 보드레벨 시뮬레이션으로 비교하였다. 그 결과, 동기식 압전 에너지 하베스트 인터페이스 회로 중 하나인 Synchronous Electric Charge Extraction(: SECE) 회로가 FBR에 비해 출력 전력이 약 4 배 이상 더 컸고, 부하 변동에도 변화가 거의 없었다. 그리고, 출력 전압이 40V 이상인 압전 에너지 하베스터용 SECE 회로에 필수적인 고전압 비교기를 0.35 um BCD 공정으로 설계하였다. 설계한 고전압 비교기를 적용한 SECE 회로는 출력 전력이 FBR 회로 보다 427 % 향상됨을 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(2)
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• pp.349-352
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• 2001

As microprocessor and SOC (System On a Chip) performance moves into the GHz speed, the high-speed asynchronous design is becoming challenge due to the disadvantageous power and speed aspects in synchronous designs. The next generation on-chip systems will consist of multiple independently synchronous modules and asynchronous modules for higher performance, so the interface module for data transfer between multiple clocked IPs is designed with Xilinx FPGA and simulated with RISC microprocessor.

• Journal of Electrical Engineering and Technology
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• 제10권3호
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• pp.812-819
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• 2015

This paper presents a new approach for simulating the internal faults of synchronous machines using distributed computing and Large Change Sensitivity (LCS) analysis. LCS analysis caters for a parallel solution of 3-phase model of a faulted machine within the symmetrical component-based model of interconnected network. The proposed method considers dynamic behavior of the faulty machine and connected system and tries to accurately solve the synchronous machine’s internal fault conditions in the system. The proposed method is implemented in stand-alone FORTRAN-based phasor software and the results have been compared with available recordings from real networks and precisely simulated faults by use of the ATP/EMTP as a time domain software package. An encouraging correlation between the simulation results using proposed method, ATP simulation and measurements was observed and reported. The simplified approach also enables engineers to quickly investigate their particular cases with a reasonable precision.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.783-786
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• 1998

We designed a 3.3 V, 400 Mbps IEEE-1394 physical layer transeiver on 0.6um 1P3M CMOS process. The transceiver drives a twisted pair cable of which differential impedance is 110 $\Omega$ so that differential amplitude reaches 200 mV at 400 Mbps and restores this small signal to rail-to-rail. Also, the transceiver arbitrates the interface among nodes on a bus configuration and supports both synchronous interface and asynchronous interface.

• JSTS:Journal of Semiconductor Technology and Science
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• 제1권1호
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• pp.50-69
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• 2001

Three kinds of high-speed signaling methods for synchronous DRAM (SDRAM) bus interface channels (PC-133, Direct-Rambus, and SSTL-2) were analyzed in terms of the timing budget and the physical transmission characteristics. To analyze the SDRAM bus interface channels, loss mechanisms and the effective characteristic impedance method were reviewed and the ABCD matrix method was proposed as an analytic and yet accurate method. SPICE simulations were done to get the AC responses and the eye patterns of the three SDRAM bus interface channels for performance comparisons. Recent progress and future trend for SDRAM bus interface standards were reviewed.

• 정보처리학회논문지A
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• 제11A권1호
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• pp.67-74
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• 2004

대부분의 병렬 알고리즘은 동기 알고리즘으로, 올바른 계산을 위해 작업을 일찍 끝낸 빠른 프로세서들은 동기점에서 느린 프로세서를 기다려야 하는데, 프로세서들의 성능이 다를 경우 연산 속도는 가장 느린 프로세서에 의해 결정된다. 본 논문에서는 거대 고유치 문제의 주요 고유쌍을 구하는 문제에 있어서 빠른 프로세서의 유휴 시간을 줄여 수렴 속도를 가속한 수 있는 동기/비동기 혼합 알고리즘을 고안하고 이를 MPMD 프로그래밍 방식을 사용하여 구현하였다.