이 논문에서는 Boolean difference를 이용하여 combinational 및 sequential 논리회로에서 발생하는 기능적인 고장에 대한 test pattern을 얻는 방법을 연구하였다. 이 방법은 test pattern을 얻고자 하는 회로의 Boolean 함수의 Boolean difference를 계산하므로써 체계적으로 test pattern을 얻는 절차를 보여주고 있다. 컴퓨터에 의한 실험결과에 의하며 이 방법은 combinational 회로 및 asynchronous sequential 회로에 적합하며, clock이 있는 flip flop을 적당히 모형화함으로서 이 방법을 synchronous sequential회로에도 적용할 수 있음이 입증되었다. In this paper, a method of test pattern generation for the functional failure in both combinational and sequentlal logic networks by using exterded Boole an difference is proposed. The proposed technique provides a systematic approach for the test pattern generation procedure by computing Boolean difference of the Boolean function that represents the Logic network for which the test patterns are to be generated. The computer experimental results show that the proposed method is suitable for both combinational and asynchronous sequential logic networks. Suitable models of clocked flip flops may make it possible for one to extend this method to synchronous sequential logic networks.
분산 실시간 시스템에서의 노드간 주고 받는 메시지는 크게 동기적 메시지와 바동기적 메시지로 나눌 수 있다. 동기적 메시지는 샘플링된 음성이나 화상 데이타와 같이 주기적으로 발생되는 메시지로 전달시간 제약을 가지므로 종단간 마감시간을 보장해 주어야 한다. 비동기적 메시지는 비주기적인 메시지로 일정하지 않게 발생하며 일반적으로 전달 시간 제약사항이 엄격하지 않다. 본 논문에서는 분산 환경에서 동적으로 발생하는 동기적 메시지에 대해 높은 마감시간 보장성을 제공 하는 실시간 프로토콜 TTP/C(timed token protocol with concession)을 제안한다. TTP/C는 비동기적 메시지나 긴급하지 않은 동기적 메시지의 전송 대역폭을 양보함으로써 긴급한 동기적 메시지의 마감시간 을 보장한다. 또한 TTP/C는 노드에서 전송되는 동기적 메시지의 발생시간이 주기와 다르게 일정치 않더 라도 높은 보장성을 갖는다. 모의 실험을 통하여 TTP/C가 기존의 TTP에 비해 동기적 메시지의 마감시간 보장성에 대해 높은 성능 향상을 가져옴을 보인다.
본 논문에서는 리시안 다중경로 페이딩 환경에서 동기식 DS-CDMA 셀룰라 네트워크의 역방향링크 성능을 고찰하고자 한다. 시스템 성능은 단일 셀과 다중 셀의 두 가지 네트워크 레이아웃에서 성취 가능한 평균 비트오류율과 사용자 수용용량으로 계산된다. 특히 다중 셀 환경에서는 다른 셀 간섭이 동기식 DS-CDMA 업링크의 성취 가능한 수용용량에 미치는 영향을 살펴본다. 연구 결과를 보면 기존의 비동기식 CDMA 시스템과 비교할 때, 동기식 업링크 전송은 상응하는 비동기식 전송 시나리오보다 BER=$10^{-3}$에서 $25\%$부터 $56\%$까지 성취 가능한 사용자 수용용량 측면의 이득을 보인다.
지금까지 end-to-end ethernet 서비스를 실현하기 위한 노력으로 10 Gbps 이상의 ethernet 전송기술, 강력한 보안프로토콜, 그리고 QoS 방안 등이 주가 되어 연구되고 논의되어져 왔다. 본 고에서는 기존의 asynchronous ethernet을 그대로 수용하며 기존 ethernet의 가장 큰 한계점으로 지적되었던 real-time data전송문제를 해결하기 위한 ‘Synchronous Ethernet’ 의 표준화 현황 및 기술을 소개하고자 한다. ‘Synchronous Ethernet’은 현재 공식적으로 정해진 표준이 없는 상태지만 2004년에 국제표준회의에서 새롭고 활발한 활동으로 자리잡을 것으로 보인다.(중략)
This paper obtains maximum allowable delay bounds for stability of network-based control systems and presents a network scheduling method which makes the network-induced delay be less than the maximum allowable delay bound. The maximum allowable delay bounds are obtained using the Lyapunov theorem. Using the network scheduling method, the bandwidth of a network can be allocated to each node and the sampling period of each sensor and controller can be determined. The presented method can handle three kinds of data (periodic, real-time asynchronous, and non real-time asynchronous data) and guarantee real-time transmissions of real-time synchronous data and periodic data, and possible transmissions of non real-time asynchronous data. The proposed method is shown to be useful by examples in two types of network protocols such as the token control and the central control.
비동기 디지탈 변조 시스템은 일반적으로 아날로그(analog) 신호를 시간축상에 샘플링(sampling)하지 않고 진폭축상에서 양자화하기 때문에 그 출력펄스는 보통 랜덤(random)하여 재래의 동기식 시분할 다중방식은 적용하지 못한다. 아날로그 신호를 터지탈 코오드화하게 되면 전송회로의 비직선성이나 중계기의 잡음 누적 등의 문제점이 어느 정도 해소되므로 여기에 Pierce의 다중통신 방식(1)을 적용하기로 하고 이를 실현시키는데 알맞는 디지탈 변조방식에 대해서 고찰하였다.
MOST는 동기식 데이터, 비동기식 데이터, 제어 데이터를 동시에 전송할 수 있는 차량용 멀티미디어 네트워크이며, 동영상이나 오디오를 버퍼링없이 전송할 수 있는 고 대역폭의 동기식 데이터 영역을 제공한다. 이러한 동기식영역을 통해 실시간 데이터를 전송하기 위해서는 소스 노드와 싱크 노드와의 커넥션 및 해당하는 채널의 할당이 요구된다. 본 논문에서는 이러한 동기식 데이터 영역을 사용하기 위한 채널 할당 모듈을 설계 및 구현한 후 실제 MOST 네트워크를 구축하여 노드 간 동기식 데이터 전송을 위한 절차와 채널 할당 방안을 제시하였다.
본 논문은 비동기식 프로세서를 위한 새로운 명령어 레벨 소비 전력 모델을 제안한다. 최근까지 SoC에 내장되는 프로세서의 소비 전력을 예측하기 위한 다양한 소비 전력 모델들이 제안되었으나, 모두 동기식 프로세서들을 타겟으로 구현되었기 때문에 비동기식 프로세서에 적용할 경우 정확성이 떨어진다. 이러한 문제를 해결하기 위하여 비동기식 회로의 동작 특성을 반영한 새로운 비동기식 프로세서 소비 전력 모델을 제안하였다. 제안된 소비 전력 모델은 비동기식 8051 프로세서, A8051의 소비 전력 특성을 반영하여 구현되었고 게이트 레벨의 합성한 결과를 이용한 소비 전력 예측 결과와 비교하여 성능 평가를 수행하였다. 제안된 소비 전력 모델의 예측 결과는 게이트 레벨의 소비전력 측정 결과와 비교하여 90.7%의 정확도를 보였고, 1,900 배 이상 시뮬레이션 시간을 단축하였다.
The paper describes the correction of the switching dead times avoiding a bridge leg short circuit in pulse width modulated voltage sorce inverters. The co consequences on AC variable speed drives with synchronous and asynchronous motors are described by harmonic analysis and by computer simulation.
This paper describes the design of an asynchronous implementation of a sensor network processor. The main purpose of this work is the reduction of power consumption in sensor network node processors and the research presented here tries to explore the suitability of asynchronous circuits for this purpose. The Handshake Solutions toolkit is used to implement an asynchronous version of a sensor processor. The design is made compact, trading area and leakage power savings with dynamic power costs, targeting the typical sparse operating characteristics of sensor node processors. It is then compared with a synchronous version of the same processor. Both versions are then compared with existing commercial processors in terms of power consumption.
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[게시일 2004년 10월 1일]
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