• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2001년도 추계종합학술대회
• /
• pp.307-310
• /
• 2001

본 논문에서는 광대역 무선가입자망(BWLL)의 핵심부품인 기지국용 모뎀의 상향링크 수신기의 설계 및 구현에 관하여 연구하였다. 수신기는 정합필터와 디지털 다운 컨버터, 그리고 동기회로로 구성되어 있다. 동기회로의 경우 심벌 타이밍 복구를 위하여 가드너 알고리즘을 사용하였고 반송파 주파수 복구를 위하여 4승법을 사용하였으며 반송파 위상 복구는 DD알고리즘을 사용하였다. 성능 분석을 위하여 제안된 알고리즘에 대한 시뮬레이션 결과와 VHDL로 코딩되어 FPGA에 구현된 실제회로의 결과를 비교, 분석하였다. 실험에 사용된 칩은 Alter사의 APEX20KE 시리즈의 60만 게이트 칩이다. 성능분석 결과 주파수 옵셋이 심벌율의 4.7% 까지 동기기가 잘 동작 하였다.

• 전자공학회논문지
• /
• 제49권12호
• /
• pp.64-72
• /
• 2012

주파수 옵셋 보상, 프레임 동기화, Timing Recovery를 포함하는 동기화는 모든 유/무선 통신 시스템에서 가장 중요한 신호 처리 블록이다. 대부분의 통신 시스템에서는 Training sequences 또는 프리앰블을 기반으로하는 동기화 방법이 사용된다. IEEE에서 제정한 802.11a/g/n의 무선랜 표준은 OFDM 시스템을 기반으로 한다. OFDM 시스템은 주파수와 타이밍 동기화 에러에 대해서 싱클캐리어 시스템보다 더 민감한 것으로 알려져 있다. 프레임의 시작점과 OFDM 심볼 및 훈련심볼의 시작점은 상관관계를 이용하여 추정될 수 있다. 상관관계를 처리 기능을 하는 블록은 일반적으로 많은 수의 곱셈기로 인하여 큰 복잡도를 갖게 된다. 본 논문에서는 IEEE 802.11a/g/n 시스템을 위한 훈련심볼 내의 심볼값이 반복되는 특성을 활용한 복잡도가 현저히 낮은 동기화 기법을 제안한다. 시뮬레이션과 구현결과 제안된 기법이 기존의 방법보다 성능저하는 없는 반면 훨씬 적은 복잡도를 갖는 결과를 보여준다.

• 전자공학회논문지A
• /
• 제33A권10호
• /
• pp.1-11
• /
• 1996

In this paper, we evaluate the performance of DD-bardner (decision-directed gardner) algorithm. We derive an analytic gain of the thiming detector that is a function of SNR and an excess bandwidth, and verify the result by simulation. We also compare the DD-gardner algorithm with the bardner algorithm with respect to tracking performance and jitter performance under low SNR and a residual frequency component.

• 대한전자공학회논문지TC
• /
• 제44권7호통권361호
• /
• pp.53-58
• /
• 2007

OFDM(orthogonal frequency division multiplexing)은 페이딩 환경에서 높은 전송율을 가지는 효율적인 전송 기법이다. 그러나 OFDM 프레임의 시작 시점을 정확히 찾지 못하면 주파수 영역에서 위상회전으로 인해 수신 데이터의 비트오율이 높아진다. 그러므로 코히어런트 OFDM 시스템에선 정수배의 샘플 옵셋뿐만 아니라 소수배의 샘플 옵셋까지 동기를 획득해야 한다. 본 논문에서는 코히어런트 OFDM 시스템에서 수신된 훈련 심볼의 상관관계를 이용하여 0.5 샘플 이전과 이후의 충격응답을 각각 구하고 이들의 차를 이용하여 소수배 샘플 동기를 획득하는 알고리듬을 제안한다. 제안한 심볼 타이밍 동기 기법의 성능을 다중경로 채널과 잡음에 대한 모의실험을 통하여 검증한다.

• 전자공학회논문지S
• /
• 제35S권10호
• /
• pp.34-41
• /
• 1998

본 논문에서는 155Mbps 급 ATM 고속위성 전송에 적합한 동기 요소기술을 제시하고 추적성능 개선을 위한 최적 알고리즘을 제안하였다. 이때 신호변조는 QPSK방식을 사용하였고 수신기는 버스트 모드로 동작함을 가정하였다. 이러한 점을 바탕으로 주파수동기(AFC), 위상동기(CR), 비트동기(STR)의 여러 요소기술 및 방식을 검토하고 문제점을 개선한 방안을 제시하였다. 또한 AWGN 채널 환경하에서 요구 심벌수, 정상상태 안정도, 그리고 하드웨어(H/W) 구현 난이도에 중점을 두어 제안한 각 동기 요소기술의 제반 성능평가를 수행하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2000년도 춘계종합학술대회
• /
• pp.226-230
• /
• 2000

본 논문에서는 CPLD 칩을 이용하여 QPSK 복조기를 구현하고, 그 결과를 검토하였다. 복조기는 비트 동기를 포착하는 STR(Symbol Timing Recovery) loop와 반송파 동기를 포착하는 CPR(Carrier Phase Recovery) loop로 구성된다 STR loop는 DD-Gardner 방식을, CPR loop는 빠른 반송파 포착을 위하여 Decision-Directed 동기화 방식을 이용하여 구현한 결과를 제시하였다. Altera사의 Design Compiler를 이용하여 FLEX10K 칩에 합성한 QPSK 복조기의 속도는 약 2 (Mbps)의 전송속도를 가지며, ASIC으로 구현시에는 CPLD 속도의 5-6배 이상의 고속화가 가능하다.

• 한국전자파학회논문지
• /
• 제14권12호
• /
• pp.1248-1255
• /
• 2003

본 논문에서는 QPSK 방식을 채용하는 고속 무선 전송 시스템에 적용될 수 있는 Zero-Crossing IF-level QPSK 복조기에 대해서, 복조기에 소요되는 알고리즘들을 고찰하고 이를 구현하기 위한 H/W구조에 대해서 언급한다. Zero-Crossing IF-level QPSK 복조기를 구현하기 위해서, 비트 동기를 포착하는 심볼 동기부와 반송파 동기를 포착하는 반송파 동기부가 구현되어야 하는데, 심볼 동기부로는 Gardner 알고리즘을, 반송파 동기부로는 빠른 반송파 포착을 위한 Decision-Directed 동기화 알고리즘을 적용하여 설계, 구현하였다. 설계한 QPSK복조기를 Altera 사의 Design Compiler를 이용하여 CPLD-FLEX10K 칩에 합성해 본 결과 약 2.6 Mbps의 전송속도까지 복조 가능하였다. 설계된 Zero-Crossing IF-level QPSK 복조기를 ASIC으로 구현할 경우 CPLD속도의 5∼6 이상 고속화가 가능하므로 약 10 Mbps급 Zero-Crossing IF-level QPSK 복조가 가능하다.

• 대한전자공학회논문지TC
• /
• 제37권10호
• /
• pp.26-36
• /
• 2000

이 논문에서는 고속전송 무선호출 시스템을 위한 스펙트럼 비중첩형 다중반송파 변복조 시스템을 설계하고 모의수행을 통하여 시스템의 성능을 평가한다. 기존의 무선호출 시스템은 주로 FSK 변조 방식이었으나 차세대방식에서는 계속 채용되기 어려우므로 대역효율이 높아 고속전송에 유리한 QAM 방식을 채택한다. 송신단은 iDEN/sup TM/의 4-16QAM 구조를 채택하였으며, 복조 알고리즘은 자동이득제어, 반송파동기 및 심벌동기를 고려한다. 한편, 동시전송 감쇠 채널을 극복할 수 있는 파일럿 심벌 보상 기술에 대해 분석하고 최적 파일럿 심벌 구조를 새롭게 제안하며 마지막으로 전체 4-16QAM 시스템의 성능평가 결과를 제시하였다.

• 한국통신학회논문지
• /
• 제25권9A호
• /
• pp.1332-1339
• /
• 2000

본 논문에서는 MCNS(Multimedia Cable N$\xi$twork System)의 DOCSIS(Data Over Cable Service Interface S Specification) 표준안의 물리계층을 지원하는 비대칭형 기저대역 모댐 ASIC 칩의 아키텍쳐와 설계에 대해 기술한다. 구현한 모뎀 칩은 크게 QPSK/16-QAM 방식의 상향 스트림용 송신부와 64/256-QAM 방식의 하향 스트림용 수신부로 구성되어 있으며, 심볼 타이밍 복구회로, 반송파 복구회로. MMA(Multi Modulus Algorithm)와 LMS(Least Mean Square) 알고리즘을 적용한 결정 궤환 구조의 블라인드 등화기를 포함한다. 구현한 모뎀 칩은 64/256-QAM 변복조 방식에서 각각 48Mbps, 64Mbps의 데이터 전송률을 지원하고, 심볼 전송률은 기존의 QAM 수신기들보다 빠른 8MBaud를 갖는다. 구현한 칩은 $0.35\mu\textrm{m}$ 표준 셀(Standard Cell) 라이브러리를 사용하여 논리합성을 수행하였으며, 총 게이트 수는 약 29만 게이트이며, 현재 ASIC 칩으후 제작중이다.

• 한국통신학회논문지
• /
• 제25권1A호
• /
• pp.27-33
• /
• 2000

Gardner 알고리즘 PAM 통신 방식에서 대표적인 NDD (Non-Decision Directed) 심볼동기방식으로 사용되고 있으나, Multi-level PAM의 경우 패턴 노이즈가 증가하는 단점이 있으며 이를 보상하기 위해서는 진처리 필터를 이용하여 타이밍 지터를 감소시킬수 있다는 것이 알려져 왔다. 본 논문에서는 완전 디지털 256-QAM 복조기의 심볼 동기회로에서 채널의 rolloff 값이 낮은 값으로 대역 제한된 경우, 타이밍 지터의 양을 줄이고 PLL의 locking을 개선시키기 위해 전처리 필터를 사용한 NDD 알고리즘의 통계적 특성을 분석하고 이를 컴퓨터 시뮬레이션으로 검증하고 전처리 필터의 최적 파라미터 값을 도출한다.