An FPGA Design of High-Speed QPSK Demodulator

High-speed QPSK demodulator has been one important design objective of any wireless communication systems, especially those offering broadband multimedia service. This paper describes Zero-Crossing IF-level(ZCIF) QPSK demodulator for high-speed wireless communications, and its hardware structures are discussed. ZCIF QPSK demodulator is mainly composed of symbol time circuit and carrier recovery circuit to estimate timing and phase-offsets. There are various schemes. Among them, we use Gardner algorithm and Decision-Directed carrier recovery algorithm which is most efficient scheme to warrant the fast acquisition and tracking to fabricate FPGA chip. The testing results of the implemented onto CPLD-FLEX10K chip show demodulation speed is reached up to 2.6［Mbps］. Actually in case of designing by ASIC, its speed may be faster than CPLD by 5 times. Therefore, it is possible to fabricate the ZCIF QPSK demodulator with speed of 10 Mbps.

고속 무선 전송을 위한 QPSK 복조기 FPGA 설계

본 논문에서는 QPSK 방식을 채용하는 고속 무선 전송 시스템에 적용될 수 있는 Zero-Crossing IF-level QPSK 복조기에 대해서, 복조기에 소요되는 알고리즘들을 고찰하고 이를 구현하기 위한 H/W구조에 대해서 언급한다. Zero-Crossing IF-level QPSK 복조기를 구현하기 위해서, 비트 동기를 포착하는 심볼 동기부와 반송파 동기를 포착하는 반송파 동기부가 구현되어야 하는데, 심볼 동기부로는 Gardner 알고리즘을, 반송파 동기부로는 빠른 반송파 포착을 위한 Decision-Directed 동기화 알고리즘을 적용하여 설계, 구현하였다. 설계한 QPSK복조기를 Altera 사의 Design Compiler를 이용하여 CPLD-FLEX10K 칩에 합성해 본 결과 약 2.6 Mbps의 전송속도까지 복조 가능하였다. 설계된 Zero-Crossing IF-level QPSK 복조기를 ASIC으로 구현할 경우 CPLD속도의 5∼6 이상 고속화가 가능하므로 약 10 Mbps급 Zero-Crossing IF-level QPSK 복조가 가능하다.