• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.197-200
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• 2001

최근의 확산대역 통신 방식에 사용되는 주파수 합성기는 주파수 스위칭 시간이 중요한 요소가 되고 있다. FH-SS(Frequency Hopping Spread Spectrum) 송수신기에서 고속 주파수 합성기 설계는 채널 효율을 높이기 위해 매우 중요하다. 본 논문에서는 기존 PLL방식에 직접 접근 주파수 합성 (DDS) 방식을 응용하여 1 $\mu\textrm{s}$ 이하의 스위칭 시간을 갖는 고속 주파수 합성기를 설계하고, 이를 2.4GHz 대리의FH-SS 송수신기에 적용하여 시뮬레이션 결과 20% 이상의 채널 효율 개선 효과를 얻었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 제36회 하계학술대회 논문집 B
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• pp.1383-1386
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• 2005

Non-isolated OSAKA Converter, which removes a three-phase transformer, is described in this paper. The converter switches once in every half cycle of an AC commercial power source. Therefore, it can solve many problems caused by the high frequency operation. The proposed converter achieves the soft-switching operation and the EMI noise can be reduced. In this circuit, the resonant capacitor, which is used for the soft-switching operation, is utilized for the improvement of an input current waveform. To achieve low cost and compact structure, non-isolated OSAKA converter removes a three-phase transformer of the OSAKA converter. By removing the three-phase transformer, three phase currents occur the interferences each other. To avoid the interference, a new switching method for non-isolated OSAKA converter is preposed. The converter can be constructed by the low-speed large power devices. The converter generates the low distorted input current waveforms with high power factor.

• 정보저장시스템학회논문집
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• 제7권1호
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• pp.7-12
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• 2011

The flash memory has been remarked as the next generation media of portable and desktop computers' storage devices. Their features include non-volatility, low power consumption, and fast access time for read operations, which are sufficient to present flash memories as major data storage components for desktop and servers. The purpose of our study is to upgrade a traditional mirroring scheme based on SSD storages due to the relatively slow or freezing characteristics of write operations, as compared to fast read operations. For this work, we propose a new storage management scheme called Memory Mirror-Switching based on traditional mirroring scheme. Our Mirror-Switching scheme improves flash operation performance by switching write-workloads from flash memory to RAM and delaying write operations to avoid freezing. Our test results show that our scheme significantly reduces the write operation delay and storage freezing.

• 전력전자학회논문지
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• 제19권4호
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• pp.376-382
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• 2014

This paper proposes the pulse width modulation (PWM) control strategy for low-speed operation in the three-level neutral-point-clamped (NPC) inverters based on the bootstrap gate drive circuit. As a purpose of the cost reduction, several papers have paid attention to the bootstrap circuit applied to the three-level NPC inverter. However, the bootstrap gate driver IC cannot generate the gate signal to the IGBT for low-speed operation, because the bootstrap capacitor voltage decreases under the threshold level. For low-speed operation, the dipolar and partial-dipolar modulations can be the effective solution. However, these modulations have drawbacks in terms of the switching loss and THD. Therefore, this paper proposes the PWM control strategy to operate the inverter at low-speed and to minimize the switching loss and harmonics. The experimental results are presented to verify the validity on the proposed method.

• 대한전자공학회논문지SD
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• 제41권5호
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• pp.133-142
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• 2004

인터넷 트래픽의 급격한 증가에 따라, 새로운 멀티미디어 서비스의 요구를 수용하기 위해서 MPLS가 제안되었으며, MPLS는 QoS 를 보장하는 Differentiated Service를 제공하는 방향으로 진화되고 있다. 본 논문에서는 Diffserv를 지원하며, 고속의 스위칭이 가능한 MPLS 스위치의 구조를 제안한다. 트래픽 제어기는 분류, 측정, 기록 둥의 기능을 수행하도록 구성되었다. 스위치는 입력 큐잉 방식으로 QoS를 보장하도록 VOQ와 PHB별 큐를 확장한 방식이며, 이의 스케줄링 알고리즘으로는 Priority-iSLIP 알고리즘을 사용하였다. 제안한 구조는 NS-2 시뮬레이터로 모델링하여 검증하였고, VHDL을 이용하여 모델링하여 합성한 후, SYNOPSYS사의 VSS analyzer를 이용하여 그 타당성을 검증하였다. 또한 Apollo tool을 이용하여 layout을 수행하였다.

• 정보처리학회논문지C
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• 제8C권6호
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• pp.793-805
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• 2001

기존 우선 순위 시스템에서는 우선 순위가 높은 패킷이 시스템에서 우선적으로 서비스를 받고 우선 순위가 낮은 패킷은 우선 순위가 높은 패킷이 없을 경우에만 서비스 받도록 되어있다. 그러나 입력 큐잉 시스템에서는 HOL(Head of Line)경쟁에 의해서 우선 순위가 높은 패킷이라도 차단 될 확률이 높다. 따라서 우선 순위가 높은 패킷이 차단됐을 경우라도 우선 순위가 낮은 패킷을 서비스 해 줌으로써 전체적으로 스윗칭 성능을 향상 시킬 수 있다. 본 논문은 고속 스위칭 시스템에서의 우선순위 기반 방식의 성능 분석을 하였다. 스윗칭 시스템 분석은 HOL(Head of line)경쟁 현상에 대한 우선순위 스케쥴링이 미치는 영향을 고려 하였다. 또한 이러한 제어방식을 기반으로 시스템의 최대 처리율, 큐잉 분포현상을 도출 하였다. 입력단 간에 서비스 의존도 때문에 스윗칭 시스템의 정확한 분석은 어려우나 상호 의존성을 갖는다는 가정과 흐름제어 규정을 두어 분석을 하였다. 각각의 입력단에서 보여주는 서비스 향상을 평가 하기위해 큐잉 시스템을 이용 하였다. 윈도우 방식을 고려하지 않고 우선순위 방식에서 정확한 결과를 구하기 위하여 Chen과Guerin[1]가 사용한 방식을 확장 하였다. 더욱이 시스템 구현과 운영 관점에서 우선순위 스윗칭 시스템에 적용하기 위하여 새로운 윈도우 제어방식을 제안한다. 그러므로 우선순위가 낮은 패킷은 지연시간과 처리율을 향상 시킬 수 있다. 성능 향상을 위해 결과치를 비교하여 등가 큐잉시스템을 사용하여 윈도우 방식을 분석 하였다.

• 대한전자공학회논문지SD
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• 제46권11호
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• pp.84-91
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• 2009

본 논문은 multi-level signaling을 이용한 high speed serial link transmitter에 관하여 제안하였다. High speed serial link에서 수 Gb/s를 달성하기 위해 4-pulse amplitude modulation (PAM) 을 사용하였다. 4-PAM은 4개의 level로 한 symbol time에 2 bit data를 전송함으로써 binary signaling보다 2배 빠른 data 전송이 가능해졌다. 제안된 4-PAM transmitter는 전압 output 대신 전류 output을 생성하며 이로 인해 driver의 switching time이 빨라져서 더 높은 속도의 transmitter를 구현할 수 있었다. $2^5-1$ pseudo-random bit sequence (PRBS) 생성기는 built-in self test (BIST)를 하기 위해 on-chip으로 설계되었다. 본 연구는 동부 하이텍 $0.18{\mu}m$ CMOS 공정을 통하여 설계되었으며 1.8 V supply voltage에서 eye 크기가 160 mV 이고 최대 동작 속도는 8 Gb/s이다. 칩 전체 면적은 $0.7\times0.6mm^2$이며 전력 소모는 98 mW이다.

• 전기학회논문지
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• 제62권1호
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• pp.143-148
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• 2013

When the fault occurs in power system, the fault-current exceeds breaking capacity of the circuit breaker. So, reliablity of the power system is decreased sharply. Superconducting fault-current limiter (SFCL) is operated without impedance in normal state. The fault-current is limited by its impedance during the fault condition. However, the SFCL has several weak points such as huge size, high-price, liquid-nitrogen operation for the real power system. In this paper, We suggested the high-speed interrupter to limit the fault-current in case of the single line-to-ground fault. In addition, we compared the high-speed interrupter with the SFCL to ensure the operation reliability. The proposed interrupter detected the fault-current through the CT, and the power was supplied by operation of the SCR control system. In this experiment, the power of high-speed interrupter was applied after the 4.8[msec] from fault instant. The on-off operation of the interrupter was started after half-cycle from the fault. The fault-current was flowed into the impedance element by the switching operation of the high-speed interrupter. So, the fault current was limited within one cycle, and then it didnt exceed the capacity of a circuit breaker. We confirmed that there was slight difference between the SFCL with high-speed interrupter in terms of limiting-time of the fault-current and switching speed of the SCR. The high-speed interrupter was considered to be more efficient than the SFCL in size, cost or reliability.

• 전기학회논문지
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• 제65권9호
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• pp.1597-1604
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• 2016

The speed at which the SRM (Switched Reluctance Motor) makes a transition from chopping control to single pulse operation. (i.e., low speed to high speed operation). It is unsatisfied with performance at all operational regimes. In this paper, the operational performance of SRM can be improved by using current hysteresis control method. This method maintains a generally flat current waveform. At the high speed, the current chopping capability is lost due to the development of the back-EMF. Therefore SRM operates in single pulse mode. By using zero-current switching and zero-voltage switching technique, the stress of power switches can be reduce in chopping mode. When the commutation from one phase winding to another phase winding, the current can be zero as fast as possible in this period because several times negative voltage of DC-source voltage produce in phase winding. This paper is compared to performance based on energy efficient C-dump converter topology and the proposed resonant C-dump converter topology. Simulation and experimental results are presented to verify the effectiveness of the proposed circuit.

• 한국통신학회논문지
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• 제27권11C호
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• pp.1171-1177
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• 2002

본 논문에서는 ATM(Asynchronous Transfer Mode) 기반 레이블 에지 라우터에서 POS(Packet over SONET) 정합 기능을 가지는 고속의 IP(Internet Protocol) 패킷 포워딩 엔진을 제안하였다. 포워딩 엔진은 POS 물리층으로부터 수신되는 패킷에 대하여 TCAM(Ternary Content Addressable Memory)을 사용하여 고속의 룩업 처리가 가능하도록 하였다. 또한, 고속의 IP 헤더 처리 및 룩업 제어 기능을 FPGA(Field Programmable Gate Array)로 구현하여 하드웨어적으로 고속의 IP 패킷 포워딩이 가능하도록 하였다. 제안한 포워딩 엔진은 룩업 제어기에 MPLS(Multiprotocol Label Switching) 패킷 처리 기능을 구현함으로써 레이블 에지 라우터 기능도 수행하도록 하였다.