• 전기전자학회논문지
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• 제22권2호
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• pp.506-509
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• 2018

최근 전장 시스템에서 부품의 개수와 주파수가 급증함에 따라 전자파에 의해 오동작이 발생하는 전자파 간섭(EMI: electromagnetic interference)이 자주 발생하고 있다. 본 논문에서는 EMI 필터, EMI 차폐 물질, 분산 스펙트럼 클록 등 다양한 전자파 적합성(EMC: electromagnetic compatibility) 대응 기술을 살펴보고 각 기술의 장단점에 대해 설명한다.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.1884-1891
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• 2012

본 논문에서는 sliding상관기를 적용한 단문 메세지 서비스를 위한 대역확산 송수신기를 설계하고 대역확산 수신기에서 필수적인 PN코드 동기회로에 대한 성능을 분석하였다. 대역확산 시스템에 대한 이론적인 분석과 대역확산 수신기에 있어서 중요한 PN 코드 동기 회로에 대한 분석을 토대로 PN 코드 발생기, 클럭 발생을 위한 분주회로, 수신기에서의 PN 코드의 상관을 위한 슬라이딩 상관기 등을 Altera사의 칩 EPM7064 SLC44-10을 사용하여 FPGA화하였으며 디지털 설계가 용이하지 않은 주변회로인 슬라이딩 상관기에 필요한 PN코드 지연 클럭 발생회로, 동기 스위치제어회로, 데이터복조회로를 설계하여 전체적인 송수신기회로를 설계하였다. 설계된 회로를 실험을 통하여 송수신기의 성능을 평가 관찰하였다. 특히, 수신기에 있어서 역 확산을 위한 PN 신호의 동기과정의 성능 즉, 동기가 이루어 졌을 때의 동기 탐색/유지신호와 동기가 이루어지지 않았을 때의 게이트 지연시간으로 인한 동기 탐색/유지신호등의 결과를 통해 성능을 평가하였다. 슬라이딩 상관기의 경우 코드 동기를 위한 시간이 송수신 PN 코드의 불확정성이 클 경우 상당히 큼을 알 수 있었다.

• 한국통신학회논문지
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• 제21권12호
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• pp.3235-3245
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• 1996

이산스펙트럽(Spread Spectrum) 통신 시스템에 사용되는 DDFS(Direct Digital Frequency Synthesizer)는 짧은 천이시간과 광대역의 특성을 요구하고, 전력소모도 적어야 한다. 이를 위해서 본 연구의 DDFS는 파이프라인 구조의 위상 가산기와 4개의 sine ROM을 병렬로 구성하여, 단일 sine ROM으로 구성된 DDFS에 비해 처리 속도를 4배 개선하였다. 위상 가산기의 위상 잘림으로 나빠지는 스펙트럼 특성은 위상 가산기 구조와 같은 잡음 정형기를 사용하여 보상하였고, 잡음 정형기의 출력 중 상위 8-bit만을 sine ROM의 어드레스로 사용하였다. 각각의 sine ROM은 사인 파형의 대칭성을 이용하여, 0 ~ $\pi$/2 사인 파형의 위상, 진폭 정보를 저장함으로 0 ~ 2$\pi$ 사인 파형의 정보를 갖는 sine ROM에 비해 크기를 크게 줄였고, 어드레스의 상위 2-bit를 제어 비트로 사용하여 2$\pi$의 사인 파형을 조합했다. 입력 클럭을 1/2, 1/4로 분주하여, 1/4 주기의 낮은 클럭 주파수로 대부분의 시스템을 구동하여, 소비 전력을 감소시켰다. DDFS 칩은 $0.8{\mu}$ CMOS 표준 공정의 게이트 어레이 기술을 이용ㅇ하여 구현하였다. 측정 결과 107MHz의 구동 클럭에서 안정하게 동작하였고, 26.7MHz의 최대 출력 주파수를 발생시켰다. 스펙트럼 순수도(Spectral purity)는 -65dBc이며, tuning latency는 55 클럭이다. DDFS칩의 소비 전력은 40MHz의 클럭 입력과 5V 단일 전원을 사용하였을 때 276.5mW이다.

• 한국통신학회논문지
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• 제15권6호
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• pp.475-484
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• 1990

Direct Sequence 스펙트럼 확산방식에서 전원동기를 이용한 전원선 통신장치의 구성을 제안한 것이다. 전원선은 주파수대역폭이 일반적으로 10KHz~450KHz로 제한되어 있고, 특히 동기회로가 복잡해져서 제작가격이 높아지며 또한 시스템 규모가 커지며 다중통신하기가 어렵다. 동기회로를 이루기 위해서 교류전원에 동기하는 전원동기 Clock 발생회로를 제안하고 어드레스 설정기를 두어서 다중통신을 가능하게 하였다.

• 전자공학회지
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• 제21권7호
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• pp.43-51
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• 1994

본 논문에서는 최근 주목을 받고 있는 대역확산 통신방식을 이용한 무선LAN 시스템의 하드웨어 구현에 관해 논한다. 내용으로는 직접확산 (Direct Sequence Spread Spectrum (DS/SS)) 통신방식을 이용한 무선 LAN 전송부 구조, 디지탈 정합필터를 이용한 역확산 및 비동기 DS/SS 수신기 구조, DBPSK 및 DQPSK 변복조 방식, Timing 및 Clock 복원, 그리고 Carrier Sensing 방식등이 포함된다. 또한 실제 시스템 구현을 위해 필요한 몇가지 변수들에 대해서도 논한다.

• 한국위성정보통신학회논문지
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• 제4권2호
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• pp.39-45
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• 2009

본 논문은 DVB-RCS +M 표준에서 제안된 직접수열기반의 대역확산기술 중 코드 동기 기술에 관한 것이다. 직접수열기반의 대역확산기술은 다중반송파기반의 대역확산기술에 비해 비선형증폭기의 영향을 덜 받으나 수신단에서 코드 동기 시간 측면에서 불리하다. 이러한 어려움을 개선해보고자 초기 코드 포착을 위한 강인한 상관기 구조가 제안되고 코드 추적을 위한 비동기 DLL(Delay Lock Loop)이 제안된다. 본 기법을 바탕으로 평균 포착 시간 등의 결과를 제시하고 샘플 클럭 타이밍 오차에 영향을 받지 않는 2 오버샘플기반의 코드 추적회로의 구조와 결과도 제시한다.

• 한국전자파학회논문지
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• 제9권1호
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• pp.98-107
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• 1998

FM-DS /SS 시스댐 구현을 위하여, 주입되는 신호에 동기하는 주입형 SO (Synchronous Oscillator)에 대하 여 해석하였다. 송신부에서는 FM의 RF 출력 신호와 DS /SS(Direct Sequence /Spread Spectrum)을 이용하 여 FM-DS /SS 변조 방식을 채택하였으며, 수신부에서는,SO를 수신부의 PN(Pusudo Noise) 클럭 동기를 위한 슬라이딩 상관기로 사용하여 FM-DS/SS의 복조를 위한 동기부로 이용하였다. 그 결과 수신주파수가 도플러와 같은 현상에서도 안정된 동기성능을 유지하였으며, FM-DS /SS의 시스템에 적용하여 PN 동기 및 동기 특성 을 입증하였다.

• 한국정보통신학회논문지
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• 제4권2호
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• pp.417-426
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• 2000

본 논문에서는 송신기의 전력효율을 고려하여 C급 전력증폭기를 사용함에 있어서 기존의 대역제한된 BPSK 변조의 경우 증폭기의 비선형성으로 인해 출력 스펙트럼의 측대파가 증폭기를 통과하기 전보다 증가되는 현상이 발생하는데 이를 줄여주기 위해 일정 진폭특성을 갖는 CE-CPSK변조 직접대역확산 송수신기를 제안하였다. 직접대역확산 수신기의 동기 추적루프의 성능을 분석하기 위해 두경로 레일리 페이딩 채널로 모델링하였다. 동기추적 장치는 아날로그 지연동기루프의 단점인 조, 만 간의 이득 불균형을 개선한 디지털 지연동기루프로 구현하였다. 동기 추적 과정인 디지털 지연동기 루프의 성능은 칩당 샘플링의 수가 증가할수록 신호 대잡음비가 증가할수록 전압 제어 발진기의 최대주파수 편차가 작을수록 좋아짐을 볼 수 있다.

• 한국컴퓨터정보학회논문지
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• 제3권4호
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• pp.35-43
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• 1998

본 논문은 DS/SS의 동기 복조를 위한 동기발진기의 특성에 대하여 연구하였다. 동기발진기는 외부신호가 인가되지 않을 때에는 고유 주파수를 발진하고. 고조파 및 저조파의 외부 신호가 인가되면 동기발진기는 인가 신호를 추적하여 동조한다 따라서 출력은 광대역의 외부 주파수에 동기 하므로서 주파수 분주와 주파수 증배에 이용 할 수 있으며, 디지탈 통신에 있어서 동기 문제점을 해결 할 수 있는 방안을 제시하였으며, 이와 같은 특성을 이용하여 DS/SS 동기 적용을 위한 실험에서 양호한 동기 특성을 얻을 수 있었다. 본 연구논문은 1998년 부산정보대학의 학술 연구조성비로 이루어졌으며, 지원해주신 부산정보대학에 감사드립니다.

• 한국통신학회논문지
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• 제24권6A호
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• pp.871-880
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• 1999

본 논문은 광대역 CDMA 방식의 IMT-2000 단말기용 이동국의 PN 코드 위상 동기를 위한 추적기와 데이터를 복원하는 복조기회로 설계 및 구현에 대해서 기술한다. 먼저 동기 추적을 위한 회로는 넌코히어런트 방식을 사용하여 설계하였으며 동기 추적 과정에서 발생되는 클럭이 1/8 PN 칩의 해상도를 갖도록 설계하였다. 복조기 부분은 코히어런트 방식을 사용하여 설계하였으며 타임 트래킹 동작에 의해서 발생되는 클럭으로 생성된 PN 코드와 수신신호를 역확산하여 원래의 데이터를 복원하도록 설계하였다. 32.786 MHz의 구동 클럭과 4.096 MHz의 칩율을 사용하였으며 FPGA로 구현하였다. 또한 설계된 복조기는 32Kbps 음성 및 신호 채널에서 정상 동작함을 확인하였다. 성능 검증을 위하여 AWGN(Additive White Gaussian Noise) 7dB로 시뮬레이션하여 데이터 복원이 이루어 졌으며 무선 가입자망(WLL:wireless local loop)과 IMP-2000 변복조기 설계에 적용할 수 있음을 알 수 있었다.