본 연구의 목적은 KSLV-I 영상데이터를 전송하는 PCM/FM 통신시스템에서 리드솔로몬 인코더(255,223)를 설계하고 시뮬레이션하는데 있다 특히 압축영상을 전송하는 무선채널에서는 아주 낮은 BER을 요구하므로 강력한 포워드 오류정정능력을 가지는 리드솔로몬 코딩기법이 적용된다. 본 논문에서 개발된 리드솔로몬 인코더(255,223)는 CCSDS 표준의 원시다항식을 채택하여 각종 계수를 계산하였고 이를 바탕으로 영상압축기의 RF 인터페이스 모듈의 FPGA 하드웨어의 일부분으로 할당하여 시뮬레이션되고 구현되었다.
리드솔로몬 복호기에서 4중 오류 이상의 오류치와 위치를 발견해 정정시는 보통 치엔탐색기를 사용한다. 이때 기존의 방법은 회로량이 많고 지연시간이 길어 비효율적이었다. 본 논문에서는 갈로이스 부분장을 이용 이 탐색기를 속도도 빠르고 회로량도 대폭 줄인 새로운 효율적 탐색기회로 설계법을 제시한다. 본 논문에서는 4중 오류위치를 정확히 추출함을 보였으나, 이새 설계된 탐색기회로는 5중이상의 오류위치도 정확히 찾을 수 있는 설계이다. 새로운 회로는 정확히 오류위치를 발견할 수 있음이 예를 통해 검증되었다.
Reed-Solomon(RS) 코드는 강력한 에러 정정 능력으로 널리 사용된다. 최근 Sudan에 의해 Reed-Solomon 코드의 리스트 디코딩 알고리즘이 정립되었다. 리스트 디코더는 일반적인 디코더보다 더 큰 디코딩 반경을 가지며 하나 이상의 코드를 찾아낸다. 리스트 디코더는 복잡도와 latency가 매우 큰 Interpolation 과 Factorization 단계를 포함하므로 효율적인 하드웨어 설계가 필요하다. Factorization 은 latency가 매 단계마다 변하는 특성을 가져 복잡도가 높으며, 하드웨어 효율 저하의 문제가 발생한다. 본 논문에서는 하드웨어의 재사용을 높인 구조와 알고리즘의 효율적인 처리 스케쥴을 제안한다. 제안한 구조는 각 단계를 작은 단위의 R-MAC 유닛으로 나누어 매 단계마다 하드웨어를 재구성하여 처리함으로서 높은 하드웨어 효율과 효율적인 메모리 구조를 통해 복잡도가 낮은 순차처리를 적용하면서도 높은 처리량을 보이며, 여러 가지 어플리케이션에 적용가능하다. 제안한 구조는 동부 아남 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 동작 주파수는 330MHz이다.
본 논문에서는 Modified Euclid 알고리즘을 이용하여 고속의 Reed-Solomon 복호기를 설계하였다. Reed-Solomon 부호의 복호 알고리즘은 오증을 계산하고, 에러 위치 다항식을 구한 후, 에러를 판단하여, 에러 크기 값을 구하는 4단계로 이루어지는데, 본 논문에서는 복호기의 속도를 증가시키고 Latency를 줄이기 위하여 병렬구조의 신드롬 생성기와 빠른 클록 속도의 Modified Euclid 알고리즘 블록을 사용하였으며, Chien Search 블록에서는 에러 위치 다항식을 짝수항과 홀수항으로 나누어 설계하였다. 먼저, 알고리즘과 회로의 동작을 확인하기 위해 C++로 프로그램을 작성하여 검증을 한 후, 이를 바탕으로 Verilog로 하드웨어를 기술하였다. 또한, 각 블록에 대한 로직 시뮬레이션을 거친 후, $.25{\mu}m$ CMOS 라이브러리를 이용하여 Synopsys사의 합성 툴로 합성을 하고, 최종적으로 후반부 설계인 레이아웃을 시행하였다. 본 논문의 칩은 최대 동작 주파수가 250MHz로서 최대 데이터 전송률은 1Gbps이다.
Reed-Solomon(RS) 부호의 복호에서 오류위치다항식을 구하기 위한 알고리듬 중 Peterson에 의해 제안되고 Gorenstein과 Zierler가 개선한 알고리듬은 오류정정능력 t가 비교적 작을 경우 BerlekampMassey의 반복 알고리듬, Euclid 알고리듬을 이용한 복호, 변환영역에서의 복호보다 오류위치다항식의 계산이 간단하고 장치화에 이점이 있다. 본 논문에서는 Peterson-Gorenstein-Zieler의 알고리듬 RS부호의 부호화와 복호과정을 체계적으로 연구, 분석하고 실제로 통신 시스템에 응용할 수 있도록 유한체 GF($2^5$)의 심볼로 이루어지는 2중 오류정정(31,27)RS 부호의 부호기와 복호기를 설계하여 TTL IC로 장치화 하였다.
본 논문은 오류 정정을 위해 가장 많이 쓰이는 알고리즘 중 하나인 RS (Reed- Solomon) 부호화 및 복호화를 DSP (Digital Signal Processor) 칩에서 효율적으로 구현할 수 있는 새로운 명령어 및 하드웨어 구조를 제안한다. 제안한 구조는 원시 다항식의 변경에 따라 하드웨어를 재 설계할 필요가 없이 DSP 상에서 프로그램으로 변경이 가능하여 다양한 원시 다항식을 구현할 수 있다. 새로운 명령어 및 하드웨어 구조는 유한체 곱셈기 및 가산기를 이용하여 유한체 연산을 수행한다. 따라서, 제안한 DSP 구조는 기존 DSP 칩과 비교하여 복호화 속도를 향상시킬 수 있다. 본 하드웨어 구조는 130MHz 동작 주파수를 갖는 DSP 칩에서 228.1 Mbps의 RS 복호화 성능을 갖는다.
본 논문에서는 연집 오류(burst error)에 우수한 정정 능력을 보이는 고속 RS(Reed-Solomon) 복호기를 제안한다. 제안된 RS 복호기는 RS(n, k, t); (37 < n ≤ 255, 21 < k ≤ 239, t = 8)의 사양을 지원하며 수정 유클리드 알고리즘(modified Euclid´s algorithm)을 이용한 시스톨릭 어레이(systolic array) 방식의 병렬처리 구조로 설계되었다. 고속 RS 복호기의 효율적인 VSLI 설계를 위하여 새로운 방식의 수정 유클리드 알고리즘 연간 회로를 제안한다. 제안된 수정 유클리드 알고리즘 회로는 2t + 1의 연산 지연 시간을 갖으며 기존 구조의 연산 지연 시간인 3t + 37에 비하여 t = 8 인 경우 약 72%의 연산 지연이 감소하였다. 제안된 구조를 VHDL을 이용하여 설계하였으며 SAMSUNG 0.5㎛(KG80) 라이브러리를 이용하여 논리 합성과 타이밍 검증을 수행하였다. 합성된 RS 복호기의 총 게이트 수는 약 77,000 개이며 최대 80MHz의 동작 속도를 나타내었다.
본 논문에서는 FSM(finite-state machine)을 이용하여 차수 계산(degree computation)을 하지 않고 수정된 유클 리드 알고리즘(modified Euclidean algorithm)을 구현할 수 있는 구조를 제안한다. 제안된 구조는 차수계산이 필요없기 때문에 RS(Reed-Solomon) 복호기의 하드웨어 복잡도를 줄일 수 있고, 고속의 복호기 설계가 가능하게 된다. 제안된 구조를 이용하는 RS(255,239) 복호기를 Verilog HDL로 구현하였고, 기존의 복호기에 비해 게이트 수를 약 13%정도 줄일 수 있다.
This paper is designed and implemented the data recovery mechanism for 2-D (2-dimensional) bar code system. The data recovery algorithm used the modified Reed-Solomon algorithm and it is implemented into 2-D bar code system. There are 7 types of 2-D bar code system, which are 21x21, 25x25, 41x41, 73x73, 101x101, 177x177. This paper has been experimented that how many data is saved among several 2-D bar code types and how many data re recovered. In the first experiment, the big size 2-D bar code system has many ECC codeword. Therefore, original data cannot be assigned to 2-D bar code system. In the second experiment, even if 35∼40% loss dta for the 2-D bar code system, the 2-D bar code system could have been recovered to original data.
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[게시일 2004년 10월 1일]
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