• 한국통신학회논문지
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• 제33권6C호
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• pp.498-504
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• 2008

본 논문에서는 OFDM 통신 시스템을 위한 효율적인 신호처리 하드웨어 플랫폼을 제안한다. 하드웨어 플랫폼은 신호처리자원으로 한 개의 FPGA와 8,000 MIPS의 성능을 갖는 두 개의 DSP 프로세서를 내장하고 있으며, 최대 125 MHz의 샘플링 속도를 지원하는 두 채널의 AD와 DA 변환기를 내장하고 있다. 또한, 유연한 데이터 버스 구조로 설계되어 OFDM 통신 시스템을 위한 다양한 신호처리 알고리즘을 하드웨어로 구현하여 실험적으로 검증할 수 있다. 개발된 신호처리 하드웨어 플랫폼을 이용하여 IEEE 802.16 OFDM 소프트웨어 모뎀을 실시간 처리 가능하도록 구현하여, 개발된 신호처리 하드웨어 플랫폼의 효율성을 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 추계학술대회
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• pp.156-159
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• 2022

최근 데이터 기반의 스마트시티를 이룩하고자 하는 다양한 시도가 발생하고 있다. 데이터 기반의 스마트시티를 위해서는 국내 108개 지자체에 보급된 스마트시티 통합플랫폼 활용을 통한 시너지를 발휘하는 것이 필수적이다. 본 논문에서는 도시 플랫폼 간 상호운용성을 향상하기 위해 도시 데이터 플랫폼으로 연구 중인 스마트시티 데이터허브와 스마트시티 통합플랫폼 간의 연동 구현 사례로써, 스마트시티 통합플랫폼의 도시 상황 이벤트를 스마트시티 데이터허브로 연계하고, 스마트시티 데이터허브에서의 데이터 융·복합 분석 결과로써 도시 예측 이벤트를 스마트시티 통합플랫폼으로 연계한 구현 사례를 기술한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 심포지엄 논문집 정보 및 제어부문
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• pp.255-257
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• 2006

This paper proposed a platform which includes both Network processor and DSP for flexible IED. The Network processor is one of the Intel's IXP4XX Product Line family and the DSP is one of the TI's C6000 family. An embedded Linux is ported in Network processor so that a DSP program can be downloaded to Network processor through ethernet and then downloaded to DSP. Using this method, various algorithms according to IED can be applied to the Network processor board. Maximum ten ADCs can be connected because there is a CPLD between DSP and ADC. That is, the network processor board which can measure maximum 40 channels is implemented. In DSP program, thread and double buffering methods are used not to miss voltage samples. The Network processor board is verified using a method that eight channel voltage signals converted to digital are transmitted to server through both DSP and IXP425.

• 한국통신학회논문지
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• 제27권4B호
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• pp.275-280
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• 2002

인터넷 서비스 및 이동통신 서비스 등에 대한 사용자들의 더 많은 욕구를 충족시키기 위하여 무선통신은 많은 발전을 거듭해 왔다. 그 중에서 차세대 무선통신을 주도할 인프라 중의 하나가 HAPS(High Altitude Platform Station : 성층전 통신시스템)이다. 본 논문에서는 이러한 HAPS를 사용하여 이동통신 시스템을 구축하였을 때의 오수신 확률에 대해 분석하였다. 먼저, 반송파 대 간섭 전력비를 파라메타로 하는 오수신확률을 유도하고, 이에 대한 해석결과를 수치계산 및 시뮬레이션하였다. 그 결과, 오수신 확률은 반송파 대 간섭 전력비(C/I)와 페이딩 심도(K)에 의해 큰 영향을 받게 되어, 일정한 C/I에 대해 K가 증가할수록, 일정한 K에 대해 C/I가 증가할수록 감소되어짐을 확인할 수 있었다. 또한, 앙각 30$^{\circ}$를 가지는 하나의 비행선 모델을 24개의 비행선 모델로 확장하면, 상대적으로 많은 간섭 원으로 인해서 반송파 대 간섭 전력비가 나빠짐을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.89-96
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• 2005

본 논문은 ATM 망에서 멀티미디어 데이터 서비스를 지원하기 위한 가입자단 플랫폼을 제안한다. AAL2 프로토콜, 스케줄러 알고리듬 등이 별도의 AAL2 프로세서로 설계되어 제안된 플랫폼은 AAL/ATM 관련 기능이 소프트웨어로 처리되던 기존 플랫폼에 비해 호스트 프로세서의 부하를 크게 줄일 수 있으며 ATM망을 통한 멀티미디어 데이터의 실시간 처리가 용이하게 하였다. 2중 타임 슬롯 링 구조를 적용한 ATS(Adaptive Time Slot) 스케쥴러는 VBR-rt, UBR, CBR 트래픽의 데이터 스케쥴링을 위한 효과적이고 간단한 방안을 제공한다 음성 압축 및 처리를 위하여 TI의 TMS320C5402 DSP를 적용하였고 AAL2 프로세서는 0.35 마이크론 공정에서 칩으로 제작되었다. VoDSL(Voice over DSL) 서비스를 위한 프로토콜을 구현하여 가입자 단말을 설계 제작하고 시험망에서 실험을 해 본 결과 $97\%$이상의 통화 성공율과 안정된 음성 서비스를 보장할 수 있음을 알 수 있다.

• 정보처리학회논문지D
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• 제13D권5호
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• pp.731-740
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• 2006

WIPI는 한국무선인터넷표준화 포럼에서 개발하였으며 한국정보통신기술협회가 채택한 무선인터넷 표준 플랫폼이다. 상호 호환성을 보장받기 위해서는 개발한 WIPI플랫폼이 표준을 준수하고 있는지 검증하는 절차가 필요하다. WIPI는 하드웨어 추상화 계층인 HAL, 실행 엔진, 그리고 API(WIPI-C, WIPI-Java)로 나뉘어져 있다. WIPI 응용 프로그램은 WIPI API를 이용해 작성되며 WIPI API는 자체적으로 수행이 완료될 수도 있고 이벤트나 사용자 입력을 처리하기 위해 실행 엔진 또는 HAL 계층으로부터 필요한 기능을 제공받기도 한다. 따라서, 응용 프로그램에서 오류가 발생했을 때 어느 계층에서 문제점이 발생했는지 검증하는 것이 필요하다. 본 논문에서 WIPI 규격에 대한 검증 도구로서 플랫폼의 전체 기능과 API에 대한 검증 도구인 PCT와 하드웨어 추상화 계층인 HAL의 API 검증 도구인 HCT를 제안한다. PCT는 최종적으로 플랫폼에 대한 검증 결과만을 보고하기 때문에 검증에 실패하면 어느 계층에서 문제점이 발생했는지 알 수 가 없다. 따라서 문제점이 발생한 지점을 정확히 진단하고 정정하기 위해서는 전체 플랫폼에 대한 인증과는 별도로 HAL에 대한 인증이 필요하다.

• 한국정보과학회논문지:시스템및이론
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• 제35권9_10호
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• pp.485-496
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• 2008

SoC(System-on-Chip)를 설계함에 있어서 칩의 복잡도 증가로 인하여, RTL(Register Transfer Level)에 기반한 기존의 시스템 성능 분석 및 검증 기법만으로는 점차 짧아지는 '시장 적기 출하(time-to-market)' 요구에 효율적으로 대응할 수 없게 되었다. 이를 극복하기 위하여 설계 포기 단계부터 지속적으로 시스템을 검증하기 위한 새로운 설계 방법이 요구되었으며, TLM(Transaction Level Modeling) 추상화 수준을 가진 하드웨어-소프트웨어(HW-SW) 통합 시뮬레이션이 이러한 문제를 해결하기 위한 방법으로 널리 연구되고 있다. 그러나 대부분의 HW-SW 통합 시뮬레이터들은 다양한 추상화 수준 중 일부만을 지원하고 있으며, 서로 다른 추상화 수준을 지원하는 툴들 간의 연계도 쉽지 않다. 이를 극복하기 위하여 본 논문에서는 HW-SW 통합 시뮬레이션을 위한 다목적 선계 프레임워크를 제안한다. 제안하는 프레임워크는 소프트웨어 응용의 설계를 포함하는 체계적인 SoC 설계 플로우를 제공하며, 각 설계 단계에서 다양한 기법들을 유연하게 적용할 수 있는 동시에, 다양한 HW-SW 통합 시뮬레이터들을 지원한다. 또한 플랫폼을 추상화 수준과 모델링 언어에 독립적으로 설계할 수 있어, 다양한 수준의 시뮬레이션 모델 생성이 가능하다. 본 논문에서는 실험을 통하여, 제안하는 프레임워크가 ARM9 기반의 강용 SoC 플랫폼을 정확하게 모델링 할 수 있는 동시에, MJPEG 예제의 성능을 44%까지 향상시키는 성능 최적화를 수행할 수 있음을 검증하였다.

• 방송공학회논문지
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• 제10권1호
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• pp.77-82
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• 2005

SoC 환경에서 효과적인 동영상 압축을 지원하기 위한 고집적 움직임 추정기를 제안한다. MPEG-4나 H.263과 같은 이동통신 향동영상압축 표준을 사용할 때, 움직임 보상, 모드 결정, 움직임 벡터 예측 및 차분 벡터 계산 등과 같은 기능은 MCU의 잦은 처리를 필요로 한다. 그러나. 제안한 움직임 추정기는 이러한 기능을 집적함으로써, 동영상 압축을 위한 MCU의 간섭을 최소로 하는 SoC 개발을 가능하게 한다. 또한 제안한 움직임 추정기는 움직임이 없는 배경에 대해서는 움직임 추정을 생략하거나 모드 결정을 통해서 INTRA 모드일 경우 반화소 단위 움직임 추정을 회피하는 기능을 구현함으로써 저전력 소모를 실현한다.

• 전기전자학회논문지
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• 제24권1호
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• pp.186-193
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• 2020

본 논문에서는 Zynq SoC 환경에서 재구성 가능한 하드웨어 가속기를 지원하는 멀티쓰레딩 시스템을 제안한다. 압축된 정지 영상의 픽셀 데이터를 복원하는 고성능 JPEG 디코더를 구현하고 2D-IDCT 함수를 재구성 가능한 하드웨어 가속기로 설계하여 성능을 검증한다. 구현된 시스템에서 최대 4개의 재구성 가능한 하드웨어 가속기는 소프트웨어 쓰레드와 동기화되어 연산을 수행할 수 있으며 이미지 해상도와 압축률에 따라 다른 성능 향상을 보인다. 1080p 해상도 영상의 경우 17:1의 압축률에서 최대 79.11배의 성능 향상과 99fps의 throughput 속도를 보여준다.

• 한국정보통신학회논문지
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• 제11권4호
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• pp.696-706
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• 2007

다중처리기 SoC(MPSoC) 플랫폼은 SoC 설계 분야에 새로운 여러가지 혁신적인 트랜드를 가지고 있다. 급격히 십억 단위의 트랜지스터 집적이 가능한 시대에 게이트 길이가 $60{\sim}90nm$ 범위를 갖는 서브 마스크로 기술에서 주요문제점들은 확장되지 않는 선 지연, 신호 무결성과 비동기화 통신에서의 오류로 인해 발생한다. 이러한 문제점들은 미래의 SoC을 위한 NOC 구조의 사용에 의해 해결될 수 있다. 대부분의 미래 SoC들은 칩 상에서 통신을 위해 네트워크 구조와 패킷 기반 통신 프로토콜을 사용할 것이다. 이 논문은 NOC 구조를 위한 칩 통신에서 교착상태가 발생되지 않는 것을 보장하기 위해 적극적 turn prohibition을 갖는 적응적 wormhole 라우팅에 대해 기술한다. 또한 5개의 전이중, flit-wide 통신 채널을 갖는 간단한 라우팅 구조를 제시한다. 메시지 지연에 대한 시뮬레이션 결과를 나타내고 같은 연결비율에서 운영되는 다른 기술들의 결과와 비교한다.