• 한국ITS학회 논문지
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• 제14권4호
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• pp.27-39
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• 2015

본 논문에서는 스마트하이웨이연구에서 개발된 WAVE, 도로레이더, 스마트톨링 같은 기술들의 개요와 이들 기술이 집약된 테스트베드의 구축 운영 시험을 다루었다. 그 결과 연구목표는 달성했으나, 소규모 테스트베드에서 짧은 시간동안 운영되어 다양한 도로환경에서의 성능확보와 이용자 피드백 등에 한계가 있었다. 따라서 후속연구에 의해 장기간동안 빅데이터를 축적 분석하고 테스트베드와 관련기술들을 개선하여 이용자 안전성 편리성 쾌적성 제고를 실현할 것이다.

• 융합신호처리학회논문지
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• 제10권4호
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• pp.274-279
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• 2009

시스템수준 설계방법론에서 널리 사용하고 있는 설계흐름도는 시스템명세, 시스템수준의 HW/SW 분할, HW/SW 통합설계, 가상 또는 물리적 프로토타입을 이용한 통합검증, 시스템통합으로 구성된다. 본 논문에서는 SystemVerilog와 SystemC를 기반으로 하여 신속한 기능검증이 가능한 native-code 통합검증환경과 클럭수준 검증까지 가능한 계층화 통합검증환경을 각각 구현하였다. Native-code 통합검증환경은 시스템수준 설계언어인 SystemC를 이용하여 HW/SW 분할단계를 수행한 후, SoC 설계의 HW부분과 SW부분을 각각 SystemVerilog와 SystemC로 모델링하여 상호작용을 하나의 시뮬레이션 프로세스로 검증한다. 계층화된 SystemVerilog 테스트벤치는 임의의 테스트벡터를 생성하여 DUT의 모서리 시험을 포함하는 검증환경으로 본 논문에서는 SystemC를 도입하여 다중 상속을 가지는 통합검증환경의 구성요소를 먼저 설계한 후, SystemVerilog DPI와 ModelSim 매크로를 이용하여 SystemVerilog 테스트벤치와 결합된 통합검증환경을 설계한다. 다중 상속은 여러 기초클래스를 결합한 새로운 클래스를 정의하여 코드의 재사용성을 높이는 장점을 가지므로, 본 논문의 SystemC를 도입한 통합검증환경 설계는 검증된 기존의 코드를 재사용할 수 있는 이점을 가진다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.503-506
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• 2015

IoT(Internet of Things) 상용화에 따라 무선 통신이 가능한 하드웨어 구조 개발의 필요성이 증가하고 있다. 따라서 본 논문에서는 디바이스 간 연동이 가능한 Smart Frame System이 내장된 SoC(System on a Chip) 플랫폼 하드웨어 구조를 제안한다. 기존 디지털 액자에 무선통신 기능과 실시간 처리가 가능한 하드웨어 구조를 적용하였고, Bluetooth를 이용하여 제어할 수 있는 스마트폰 어플리케이션을 개발하였다. 제안하는 SoC 플랫폼의 하드웨어 구조는 CIS(CMOS Image Sensor) Controller 모듈, Memory Controller 모듈, 확대, 축소, 회전 등의 다양한 영상처리를 위한 ISP(Image Signal Processing) 모듈, 디바이스 간 통신을 위한 Bluetooth Interface, 영상 출력을 위한 VGA Controller 모듈, TFT-LCD Controller 모듈로 구성된다. IoT 서비스를 지원하는 Smart Frame System은 Virtex4 XC4VLX80 FPGA 디바이스가 장착된 HBE-SoC-IPD 테스트 보드를 사용하여 구현 및 검증하였으며, 동작 주파수는 54MHz이다.

• 한국산학기술학회논문지
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• 제10권6호
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• pp.1191-1195
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• 2009

본 논문에서는 스캔 체인의 레이아웃 거리를 고려한 효율적인 Test Wrapper 설계 방식을 제안한다. SoC내의 스캔체인들을 태스트하기 위해서는 외부 TAM 라인(line)에 각 스캔체인들을 할당해야 한다. IP 내에 존재하는 스캔체인들은 정상모드에서는 타이밍 위반(Timing Violation)이 발생하지 않도록 레이아웃이 되지만, 테스트 모드에서는 TAM 라인(line)과 연결되는 스캔체인들 간에 부가적인 레이아웃 거리를 갖게 되므로 스캔체인에서 타이밍 위반이 발생될 수 있다. 본 논문에서는 타이밍 위반이 발생하지 않도록 체인간 레이아웃거리를 고려하여 스캔체인을 할당하는 새로운 test wrapper 설계 방식을 제안하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.703-706
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• 2005

본 논문에서는 스테레오 비전 알고리즘을 ARM9 프로세서를 사용하는 SoC의 IP 개념으로 구현하였다. 구현하고자 하는 스테레오 비전 시스템을 기능에 따라서 하드웨어와 소프트웨어 모듈로 나누어서 성능을 최대화할 수 있도록 설계하였다. SAD correlator는 한 쌍의 이미지에 많은 계산을 필요로 하기 때문에 성능을 우선시하여 하드웨어로 구성하였고, 소프트웨어는 프로세서를 초기화 시키고, 인터럽트 처리와 SAD correlator, TFT-LCD controller, 메모리 등의 하드웨어를 제어하는 역할을 하는 firmware로 구성을 하였다. 메모리에 기저장된 영상정보를 스테레오 비전 알고리즘을 이용한 결과를 외부 TFT-LCD 모듈에서 필요로 하는 포맷에 맞게 변환시켜서 depth map을 출력하는 시스템을 ARM922T 프로세서가 내장된 Altera Excalibur를 target으로 설계하여 테스트 보드에서 정상적으로 동작하는 것을 확인하였다.

• 방송공학회논문지
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• 제10권2호
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• pp.221-237
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• 2005

본 논문에서는 ATSC(Advanced Television Systems Committee) 지상파 디지털 TV 방송 방식을 사용하는 등화형 동일 채널 중계기(Equalization Digital On-Channel Repeater: EDOCR)에 대한 필드 테스트 결과를 기술하고, 그 결과를 다양한 각도에서 분석한다. 캐나다 오타와에서 수행된 필드 테스트에서는 EDOCR 적용 여부, 안테나 및 수신기 종류에 따른 각 측정 지점의 수신 여부, C/N(Carrier to Noise Ratio), 수신 전계 강도, 수신 가능 방위각, 잡음 마진 및 입력 마진 등을 측정하였다. 필드 테스트 결과에 의하면, 지향성 안테나와 2004년에 제작된 수신기를 사용한 경우 EDOCR을 적용하지 않았을 때 수신율이 $33\%$였지만, EDOCR을 적용한 후 수신율이 $100\%$로 증가하였을 뿐 아니라, 수신의 양호성을 결정하는 잡음 마진도 최소 6 dB 이상 증가하여 EDOCR을 이용한 SFN(Single Frequency Network) 구현 가능성을 검증하였다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.77-86
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• 2010

본 논문은 Advanced Encryption Standard(AES) 암호화 코아가 내장된 System-on-a-Chip(SoC)의 스캔 기반 사이드 채널 공격에 의해 발생될 수 있는 비밀 키 정보 누출 방지를 위한 효과적인 스캔 설계 기술을 제안한다. 본 논문에서 제안하는 시큐어 스캔 설계 기술은 IEEE 1149.1의 명령어 방식을 사용하여 거짓 키를 이용한 테스트를 진행한다. 또한 어플리케이션에 최적화 되어있는 암호화 IP 코아를 수정하지 않고 적용을 할 수 있다. SoC상의 IEEE 1149.1 제어기 표준을 유지하며 기존 방식에 비해 낮은 면적오버헤드 및 전력 소모량을 갖는 기술을 제안한다.

• 한국음향학회지
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• 제26권6호
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• pp.269-275
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• 2007

디지털 기술의 발전으로 어디서나 음악을 들을 수 있는 다채널 편재형 오디오 시스템의 개발이 구체화 되고 있다. 본 논문에서는 SoC 설계 기술을 기반으로 양방향 디지털 통신을 이용하여 각 스피커를 효율적으로 직렬 연결하는 시스템을 제시한다. 특히 각 스피커는 해당하는 비트 스트림을 확인하여 아날로그 오디오 신호로 변경한다. 또한 스피커는 여러 구형파 테스트 신호의 주파수를 측정하여 스피커 자체의 고장 유무를 진단하는 기능을 가진다. 본 논문에서 제시한 시스템은 200Mhz의 속도로 작동하고 있으며, 기존의 아날로그 방식의 시스템에서는 신호가 직접 출력되지만 $500{\mu}s$ 정도의 지연으로 아날로그 신호를 복원하고 있다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.76-84
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• 2009

본 논문에서는 교육적 활용과 어플리케이션 개발에 응용 가능한 SoC 플랫폼을 제안한다. 플랫폼 하드웨어는 OpenRISC 프로세서, 범용 입출력장치, 범용 직렬 인터페이스, 디버그 인터페이스, VGA/LCD 제어기 등의 주변장치와 온 칩 SRAM 및 WISHBONE 인터커넥터로 구성되며 전체 합성 가능하도록 설계 되었다. 모든 하드웨어 구조는 재구성 가능하여 매우 유연한 구조로 되어있다. 또한 개발된 SoC 플랫폼의 하드웨어/소프트웨어 디버깅과 플랫폼 상에서 구현될 소프트웨어 개발을 위해 컴파일러, 어셈블러, 디버거, 운영체제 등의 SW 개발환경이 구현 및 검증되었다. 설계된 IP와 SoC는 Verilog HDL로 기술된 테스트벤치를 이용한 모듈 수준 기능검증, 최상위 블록 수준 기능검증, ISS를 이용한 구조적, 명령어 수준 검증, FPGA 프로토타입을 이용한 시스템 수준 에뮬레이션 방법을 통해 검증되었다. 검증된 플랫폼을 이용한 멀티미디어 SoC를 Magnachip 0.18 um CMOS 라이브러리를 이용하여 ASIC으로 구현하여 91MHz의 클록 주파수에서 동작을 확인하였다.

• 한국통신학회논문지
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• 제27권2C호
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• pp.143-149
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• 2002

시스템의 대규모, 복잡화는 시스템의 결함 여부를 테스트하는 것을 어렵게 하고 있다. 시스템의 구성은 기능별 모듈로 나눌 수 있으며, 시스템의 각 모듈이 전체 시스템의 신뢰도에 미치는 영향의 효율적인 분석을 통해 시스템 전체에 대한 효율적인 테스트 전략을 수립할 수 있고 이는 전체 시스템 테스트의 효율을 증대시킬 수 있을 것이다. 또한 시스템 모델을 정형화된 모듈로 나타낼 경우 그 시스템의 동작상의 논리적인 정확성, 성능분석 및 신뢰성 예측 등의 여러 특성 등의 효율적인 분석이 가능하다. 본 논문에서는 시스템 모듈을 그래프 모델로 정형화하고, 이것의 시스템 동작 특성을 기반으로 한 분석을 통하여 각 모듈이 전체 시스템의 신뢰성에 미치는 영향을 분석하는 기법을 제안한다.