• Journal of the Korean Society for Precision Engineering
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• v.30 no.1
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• pp.128-133
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• 2013

Si Nanowire (Si-NW) arrays were fabricated by top-down method. A relatively simple method is suggested to fabricate suspended silicon nanowire arrays. This method allows for the production of suspended silicon nanowire arrays using anisotropic wet etching and conventional MEMS method of SOI (Silicon-On-Insulator) wafer. The dimensions of the fabricated nanowire arrays with the proposed method were evaluated and their effects on the Field Effect Transistor (FET) characteristics were discussed. Current-voltage (I-V) characteristics of the device with nanowire arrays were measured using a probe station and a semiconductor analyzer. The electrical properties of the device were characterized through leakage current, dielectric property, and threshold voltage. The results implied that the electrical characteristics of the fabricated device show the potential of being ion-selective field effect transistors (ISFETs) sensors.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.24 no.4
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• pp.325-327
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• 2011

In this paper, nonvolatile nano-floating gate memory devices are fabricated with ZnO nanowires and Al nanoparticles on a $SiO_2/Si$ substrate. Al nanoparticles used as floating gate nodes are formed by the sputtering method. The fabricated device exhibits a threshold voltage shift of -1.5 V. In addition, we investigate the endurance and retention characteristics of the nano-floating gate memory device.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.570-570
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• 2012

그래핀(graphene)은 육각형의 탄소원자 한층으로 이루어진 이차원 구조체로써 우수한 물리적, 전기적 특성으로 인해 다양한 분야에서 응요을 위한 연구가 활발히 진행되고 있다. 특히, 그래핀과 금속 나노입자의 복합구조는 수소 저장체, 가스센서, 연료전지, 화학 촉매등의 다양한 분야에서 응용이 가능하다. 현재까지 그래핀/금속나노입자 복합구조의 제작 방법에는 열증발(thermal evaporation), 전기도금법(electrodeposition), 표면 기능화(surface functionalization)를 이용한 방법이 보고되었다. 하지만 이러한 방법은 긴 공정시간이 요구되며, 나노입자의 크기 분포가 넓다는 단점을 지닌다. 본 연구에서는 화학기상증착법을 통해 합성된 그래핀이 전사된 SiO2 (300nm)/Si 기판에 염화기가 포함된 백금 화합물 분산용액을 스핀코팅(spin-coating)하고 MeV 전자빔을 조사하여 Pt/grapheme 복합구조를 형성하였다. 이 방법은 균일한 크기 분포의 나노입자의 형성이 가능하며, 간단하고, 대면적 공정이 가능하며, 다른 방법에 비해 그래핀의 결함형성이 적다는 장점을 지닌다. Pt/grapheme 의 기하학적 구조를 주사전자현미경(scanning electron microscopy)와 투과전자현미경(transimission)을 통해 분석하였고, Pt와 graphene의 일함수(workfunction)의 차이에 의해 야기되는 전하이동에 의한 도핑(doping)현상을 라만 분광기(Raman spectroscopy)와 X-선 광전자 분광기(X-ray photoelectron spectroscopy)를 통해 분석하였다.

• Vacuum Magazine
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• v.3 no.3
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• pp.15-18
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• 2016

In future wearable electronic systems, 3-dimensional (3D) devices have attracted much attention due to their high density integration and low-power functionality. Among 3D devices, gate-all-around (GAA) nanowire transistor provides superior gate controllability, resulting in suppressing short channel effect and other drawbacks in 2D metal-oxide-semiconductor field-effect transistor (MOSFET). Silicon nanowires (SiNWs) are the most promising building block for GAA structure device due to their compatibility with the current Si-based ultra large scale integration (ULSI) technology. Moreover, the theoretical limit for subthreshold swing (SS) of MOSFET is 60 mV/dec at room temperature, which causes the increase in Ioff current. To overcome theoretical limit for the SS, it is crucial that research into new types of device concepts should be performed. In our present studies, we have experimentally demonstrated feedback FET (FBFET) and tunnel FET (TFET) with sub-60 mV/dec based on SiNWs. Also, we fabricated SiNW based complementary TFET (c-TFET) and SiNW complementary metal-oxide-semiconductor (CMOS) inverter. Our research demonstrates the promising potential of SiNW electronic devices for future wearable electronic systems.

• Proceedings of the Korean Vacuum Society Conference
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• 2000.02a
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• pp.148-148
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• 2000

지금까지 반도체 표면에 대한 연구는 주로 (1000, (111) 표면 등 낮은 밀러 지표를 가진 표면에 대해 이루어져 왔다. 이에 반해 밀러 지표가 높은 Si 면은 불안정하고, 가열하면 다른 표면, 즉 지표가 낮은 면으로 재배열하는 경향이 있는 것으로 알려져 있는데 아직 이들 높은 밀러 지표를 가진 표면에 대한 연구는 미미한 상태이다. 그러나, Si(113)면은 밀러 지표가 높으면서도 안정하기 때문에 Si(113)의 구조를 정확하게 알 수 있다면 밀러 지표가 낮은 Si 표면이 안정한 이유를 이해할 수 있을 것이다. 따라서 본 연구에서는 TOF-CAICISS 장치(Time of Flight - CoAxial Impact Collision Ion Scattering Spectroscopy) 장비와 RHEED(Reflection High Energy Electron Diffrction)를 이용하여 Si(113) 표면의 구조와 Si(113) 표면의 온도에 따른 구조 변화를 관찰하였다. TOF-CAICISS 실험결과를 보면 (3$\times$2)에서 (3$\times$1)으로 상변환하면서 Si(113) 표면에 오각형을 이루는 dimer 원자들과 adatom 원자들간의 높이차가 작아짐을 알 수 있다. RHEED 실험결과와 전산 모사 결과로부터 상온에서 Si(113)(3$\times$2) 구조를 가지다가 45$0^{\circ}C$~50$0^{\circ}C$에서 Si(113) (3$\times$1) 구조로 상변환한다는 것을 알 수 있다. 그러나, 아직 상전이 메카니즘은 명확하게 밝혀지지 않았다. 실험결과를 전산 모사와 비교함으로써 Si(113) 표면에 [33]방향으로 이온빔을 입사시켰을 경우 dabrowski 모델과 Ranke AI 모델이 적합하지 않다는 것을 알 수 있다./TEX>, shower head의 온도는 $65^{\circ}C$로 설정하였다. 증착된 Cu 박막은 SEM, XRD, AFM를 통해 제작된 박막의 특성을 비교.분석하였다. 초기 plasma 처리를 한 경우에는 그림 1에서와 같이 현저히 증가한 초기 구리 입자들이 관측되었으며, 이는 도상 표면에 활성화된 catalytic site의 증가에 기인한다고 보여진다. 이러한 특성은 Cu films의 성장률을 향상시키고, 또한 voids를 줄여 전기적 성질 및 surface morphology를 향상시키는 것으로 나타났다. 결과 필름의 잔류 응력과 biaxial elastic modulus는 필름의 두께가 감소함에 따라 감소하는 경향을 나타냈으며, 같은 두께의 필름인 경우, 식각 깊이에 따른 biaxial elastic modulus 의 변화를 통해 최적의 식각 깊이를 알 수 있었다.도의 값을 나타내었으며 X-선 회절 data로부터 분석한 박막의 변형은 증온도에 따라 7.2%에서 0.04%로 감소하였고 이 이경향은 유전손실은 감소경향과 일치하였다.는 현저하게 향상되었다. 그 원인은 SB power의 인가에 의해 활성화된 precursor 분자들이 큰 에너지를 가지고 기판에 유입되어 치밀한 박막이 형성되었기 때문으로 사료된다.을수 있었다.보았다.다.다양한 기능을 가진 신소재 제조에 있다. 또한 경제적인 측면에서도 고부가 가치의 제품 개발에 따른 새로운 수요 창출과 수익률 향상, 기존의 기능성 안료를 나노(nano)화하여 나노 입자를 제조, 기존의 기능성 안료에 대한 비용 절감 효과등을 유도 할 수 있다. 역시 기술적인 측면에서도 특수소재 개발에 있어 최적의 나노 입자 제어기술 개발 및 나노입자를 기능성 소재로 사용하여 새로운 제품의 제조와 고압 기상 분사기술의 최적화에 의한 기능성 나노 입자 제조 기술을 확립하고 2차 오염 발생원인 유기계 항균제를 무기계 항균제로 대체할 수 있다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.11a
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• pp.229-229
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• 2007

나노결정 합금재료를 전력선 통신 커플러용 자심재료로 응용하기 위해서는 고주파 대역에서의 손실 특성이 제어되어야 한다. 즉 고속 전력선 통신을 위한 자심재료의 투자율 및 완화 주파수 등의 전자기적 특성은 30MHz까지 우수하고 안정적으로 유지되어야 하며, 높은 투자율 및 자속밀도, 공진주파수뿐만 아니라 낮은 전력손실 값을 가져야 한다. 따라서 본 연구에서는 나노결점 합금 리본 표면에 딥 코팅, 졸-겔법, 진공함침 등의 방법을 이용하여 PZT, $TiO_2$ 및 $SiO_2$ 등의 산화물 고저항층을 형성시켜 자기적 성질을 유지하면서 고주파 대역의 와전류 손실을 감소시켜 통신용 자심재료로의 응용성을 향상시키고자 하였다. PZT 슬러리의 제타전위 조절을 통해 최적의 분산조건을 얻을 수 있었고, 평균 150nm인 PZT 입자의 초미립자와 가소제, 분산제, 결합제의 첨가조건을 확립할 수 있었다. 딥-코팅은 슬러리 내 유지시간 10초, 인상속도 5mm/min로 30회 반복되었을 때 가정 우수한 특성을 나타내었으며, 고주파 대역에서의 손실 감소효과를 나타내었다. 그리고 졸-겔법에 의해 제조된 슬러리를 이용한 $TiO_2$와 $SiO_2$ 산화물 저항층 코팅을 통해 금속 알콕사이드의 혼합조건 및 저항층 형성용 슬러리의 제조조건을 확립하였고, 합금 리본표면에 균일하고 우수한 점착력을 가지는 저항층을 형성시킬 수 있었으며, 이에 따른 코어손실의 감소효과를 나타낼 수 있었다. 또한 진공 함침법을 통한 저항층 형성에서, $TiO_2$ 나노분말을 표면 저항층으로 코팅했을 때, 가장 높은 코어손실 감소효과를 나타내었다. 한편, 표면 저항층이 형성된 나노결정 합금으로 제조한 자심재료를 이용하여 전력선 통신용 비접촉식 커플러에의 적용과 시험을 통해 고주파 손실 감소효과에 의한 신호전송 특성과 전류특성을 향상시킬 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.349-349
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• 2013

질화물 기반 물질은 발광다이오드의 효율 향상과 함께 널리 연구되는 물질의 하나이다. 그러나, 고유의 물성적 특성으로 인한 압전전기장 효과는 넓은 가시광영역에서 궁극적 효율 달성을 위한 장애가 되고 있다. 이를 극복하기 위한 방법 중 하나는 나노 구조이며, 특히 비극성면을 통한 나노구조의 구현은 압전전기장 효과를 제거할 수 있는 장점이 있다. 그러나, 현재까지 이를 위한 질화물 나노로드의 구현은 보통의 경우 발생하는 반극성면의 발현으로 인해 기술적 어려움이 많았다. 이를 위해 제시되는 방법 중 하나인 반복적 성장 기법을 통한 본 그룹의 성공적 나노로드의 구현과 함께, nucleation 조건의 변화에 따른 성장 과정을 분석하여 미래의 고효율 3차원 나노구조 발광 소자를 위한 단서를 제공하고자 한다. Fig. 1은 수소(a)와 질소(b)를 850도부터 1,050도까지 성장 온도를 달리하여 성장했을 때의 모양 변화를 나타내며 이를 통한 GaN nanorod 성장 영향에 대하여 논하고자 한다.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.25 no.5
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• pp.349-352
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• 2012

ZnO thin films were deposited on a-, c- and m- plane oriented 4H-SiC substrates by pulsed laser deposition. ZnO nanowires were formed on substrates by tube furnace. Shape and density of the ZnO nanowires were investigated by field emission scanning electron microscope. Average surface roughness and root mean square surface roughness were measure by atomic force microscope. Optical properties were investigated by Photoluminescence measurement. Density of ZnO nanowires grown on a-, c- and m-plane oriented 4H-SiC substrates were 17.89 ${\mu}m^{-2}$, 9.98 ${\mu}m^{-2}$ and 2.61 ${\mu}m^{-2}$, respectively.

• Journal of the Korean Magnetics Society
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• v.17 no.3
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• pp.137-140
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• 2007

The ordering of nanopores in AAO has been improved by using laser interference lithography. After growing Fe and Cu on this substrate in vacuum and removing AAO, Fe nanodots are fabricated. The nanopores in AAO and nanodots are ordered in one dimension following the prepatterning. It has been confirmed from the magnetic hysteresis loop that the Fe nanodots have vortex structure and the dipolar interaction is dominant among them.

• The Transactions of The Korean Institute of Electrical Engineers
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• v.66 no.10
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• pp.1494-1498
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• 2017

In this study, we investigate the influence of an overlap between the gate and source/drain regions of silicon nanowire (SiNW) CMOS (complementary metal-oxide-semiconductor) inverter on bendable plastic substrates and describe their electrical characteristics. The combination of n-channel silicon nanowire field-effect transistor (n-SiNWFET) and p-channel silicon nanowire field-effect transistor (p-SiNWFET) operates as an inverter logic gate. The gains with a drain voltage ($V_{dd}$) of 1 V are 3.07 and 1.21 for overlapped device and non-overlapped device, respectively. The superior electrical characteristics of each of the SiNW transistors including steep subthreshold slopes and the high $I_{on}/I_{off}$ ratios are major factors that enable the excellent operation of the logic gate.