• 한국정보과학회논문지:시스템및이론
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• 제30권3_4호
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• pp.160-167
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• 2003

정적 shuffle-exchange 네트워크는 여러 응용 알고리듬에 적용되고 현재 많이 사용되는 다중 단계 네트워크에 비해 적은 하드웨어를 사용하는 등 많은 장점이 있으나 아직까지 어떤 병렬처리 컴퓨터에도 채택된 없었다. 그 이유 중에 하나는 결함 내성 기능이 없었기 때문이다. 본 논문에서는 다중 결함 포용 정적 shuffle-exchange network를 소개한다. 본 논문에서 제시되는 결함 포용 정적shuffle-exchange 네트워크는 k 결함을 제어하기 위해서 최소 2k의 추가 처리 요소들과 각 처리 요소들은 최대 4k의 추가 shuffle 링크를 필요로 한다. k 결함 내성을 가진 정적 shuffle-exchange 네트워크를 m개의 동일한 모듈로 분리하여 네트워크의 신뢰성을 증가시키는 것을 보였다.

• 한국정보과학회논문지:시스템및이론
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• 제30권3_4호
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• pp.130-137
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• 2003

본 논문에서는 단단계(Single-Stage) Shuffle-Exchange 네트워크의 분할성에 대하여 연구하였다. SSEN_to_PSEN 알고리즘은 단단계 Shuffle-Exchange 네트워크를 분할 가능한 Shuffle-Exchange 네트워크로 변환하는 방법을 제안한다. 제안된 알고리즘은 네트워크의 크기가 N $\leq$ 8일 경우에는 추가적인 링크없이 네트워크가 분할성을 갖는 것을 보이며, 네트워크의 크기가 N $\geq$ 16일 경우에 단단계 Shuffle-Exchange 네트워크를 분할하기 위해서는 추가적인 링크가 필요하다. SSEN_to_PSEN 알고리즘의 시간 복잡도는 $\theta$(NlogN)이며, 하이퍼큐브 네트워크와 비교하여 분할 가능한 Shuffle-Exchange 네트워크는 적은 링크 수를 사용한다. 분할이 가능해짐에 따라서 대용량의 병렬컴퓨터에서 분할 가능한 Shuffle-Exchange 네트워크는 여러 사용자들을 위한 다양한 문제의 처리가 동시에 가능하기 때문에 컴퓨터의 처리 효율이 향상됨을 알 수 있다.

• 대한전자공학회논문지
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• 제23권2호
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• pp.217-224
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• 1986

In case of VLSI design, the shuffle-exchange graph is useful for optimal layout. HOEY and LEISERSON proposed the method of drawing a N-nodes shuffle-exchange graph on O(N2/log N) layout area by using the complex plane digram. [2] In this paper, a new algorithm for drawing the shuffle-exchange graph is proposed. This algorithm is not by using the complex plane diabram, but the table of e decimal represented nodes of shuffle-edge relations. And the structural properties for optimal layout of the graph are summarized and verified. By using this more simplified algorithm, a FORTRAN program which can be treated faster is written. Aimed near optimal shuffle-exchange graphs are printed out by giving inputs` the number of nodes.

• 대한전자공학회논문지
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• 제24권2호
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• pp.355-361
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• 1987

The shuffle-exchange graph is known as a structure to perform the parallel algorithms like Discrete Fourier Transform(DFT), matrix multiplication and sorting. In this paper, the layout for the shuffle-exchange graph is described and this layout places emphasis on the placement of nodes that has the capability to have as small area as possible, have as a small number of crossings as possible, and have as short wires as possible. The algorithm corrdsponding these conditions is proposed and each evaluation factor and the placement of the N-node shuffle-exchange graph is performed with FORTRAN and BASIC program, and these results are calcualted.

• 한국정보처리학회논문지
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• 제4권7호
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• pp.1842-1850
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• 1997

이 논문은 멀티스테이지 역 셔플익스체인지 네트워크에서 하나의 새로운 재정돈 알고리즘을 제안한다. 대칭성 멀티스테이지에 있어서 재정동성을 위한 가장 잘 알려진 스테이지의 최저 경계는 2logN-1이다. 그러나, 지금까지 비대칭성 멀티 스테이지에 있어서 재정돈성이 증명된 사실은 없다. 현재, 비대칭성 멀티스테이지에 있어서 재정돈성에 있어서 최상의 경계는 3logN-3이다. 따라서, 이 논문에서 모든 임의의 $N{\le}16$인 퍼뮤테이션에 대하여 멀티스테이지 역 셔플익스체인지 인터커넥션 네트워크의 재정돈성을 설정한다. 이러한 재정돈성은 일련의 재정돈 가능한 네트워크에 있어서 위상적 동일성을 유지하고 중간 스테이지에 하나의 스테이지를 첨가하여 그 스위치를 제안된 알고리즘을 적용하여 결정함으로서 전체적으로 감소된 크기의 네트워크를 허용하도록 설정한다. 결과적으로 이 논문은 역 셔플익스체인지 네트워크를 재정돈성에 있어서 $N{\le}16$의 경우 최상의 경계 2logN을 가능하게 하고, 입력의 수가 증가하는 N>16의 경우 가능성을 보여준다.

• 한국통신학회논문지
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• 제24권10B호
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• pp.1807-1814
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• 1999

본 논문은 고장 감내형 셔플스위치망에서 단순스위치의 고장에 따른 교환시스템의 성능저하를 특성화하기 위한 연결성 관련 신뢰성 척도를 다루고 있다. 상호 연결 가능한 평균 입출력 쌍의 수, 최소한 한 개 이상의 출력으로 연결 가능한 평균 입력의 수, 그리고 한 개 이상의 출력과 연결된 입력으로부터 실제 연결 가능한 평균 출력의 수를 연결성 척도로 고려한다. 단일경로 SEN과 이를 고장 감내화시킨 SEN+ 및 INDRA망에 대해 언급된 세가지 연결성 척도에 대한 평가방법을 제시한다. 이를 바탕으로 수치실험을 통한 망들의 비교, 분석이 이루어진다.

• 한국정보처리학회논문지
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• 제7권6호
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• pp.1949-1955
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• 2000

This paper proposes a multistage interconnection ATM switching network without internal blocking. The first is recirculating shuffle-exchange network improved on hardware complexity. The next is connected to Rank network with tree structure. In this network, after the packets transferred to the same output ports are given each priority, only a packet with highest priority is sent to the next, an the others are recirculated to the first. Rearrangeability through decomposition and composition algorithm is applied for the transferred packets in hanyan network and all they arrive at a final destinations. To analyze throughput, waiting time and packet loss ratio according tothe size of buffer, the probabilities are modeled by a binomial distribution of packet arrival.

• 한국콘텐츠학회논문지
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• 제4권4호
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• pp.189-196
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• 2004

최근 ATM스위치를 위한 대부분의 연구는 병렬 하드웨어 자체에 규칙성과 자체 라우팅 특성을 가지는 다단계 상호연결 네트워크에 근거하여왔다. 그러나 네트워크는 동시에 또는 병렬로 전송되지만 서로 충돌을 피찰 수 없다는 측면에서는 블러킹 네트워크라고 할 수 있는데, 주로 밴얀 네트워크가 그 구조에 사용되어왔다. 밴얀 형태의 스위치에 있어서 처리율을 증가시키고, 블러킹을 제거하기 위해서 즉 내부링크의 속도를 증가시키고, 모든 스위치 노드에 버퍼를 두고, 병렬로 다중 연결링크를 두고, 그 네트워크 전에 부하를 균등하게 하는 통 여러 가지 방법들이 사용되어 왔다. 따라서 본 논문에서는 모든 블러킹이 제거되고 하드웨어 복잡도를 향상시키기 위하여 재순환 선플?스체인지 네트워크의 사용을 제안하였다. 이 구성은 하드웨어 복잡도 면에서 한층 단순하여진 구조인 재순환 셔플?스체인지 네트워크와, 동일한 목적지로 전달되는 패킷들에 있어서 우선순위가 결정된 후 순위가 높은 패킷은 다음 네트워크로 보내고, 순위가 낮은 패킷들을 재순환하는 트리구조의 순위 네트워크로 구성된다. 전송된 패킷은 밴얀 네트워크에서 분할 및 합성 알고리즘을 통하여 자체 라우팅 방식으로 최종 목적지에 전송되도록 구성된다. 처리율과 대기 시간 및 버퍼 크기에 따른 패킷의 손실율은 통일한 부하에 따라 각 포트에 도달한 패킷들의 확률을 이항분포로서 적용된다. 이때, $50\%$의 부하 정도면 버퍼 사이즈 $B_{size}=15$이상 즉, 16이면 허용 가능한 손실윤을 나타낸다. 그러므로 본 논문은 하드웨어의 복잡도 측면에서 기존의 바이토닉 정렬기를 재순환 셔플잌스체인지 네트워크로 구성하여 단순화 시켰다.

• 한국멀티미디어학회:학술대회논문집
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• 한국멀티미디어학회 1998년도 춘계학술발표논문집
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• pp.366-370
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• 1998

One major limitation of the efficiency of parallel computer designs has been the prohibitively high cost of parallel communication between processors and memories. Linear order concentrators can be used to build theoretically optimal interconnection schemes. Current designs call for building superconcentrators from concentrators, then using these to recursively partition the connection streams O(log2N) times to achieve point-to-point routing. Since the superconcentrators each have O(N) hardware complexity but O(log2N) depth, the resulting networks are optimal in hardware, but they are of O(log2N) depth. This pepth is not better than the O(log2N) depth Bitonic sorting networks, which can be implemented on the O(N) shuffle-exchange network with message passing. This paper introduces a new method of constructing networks using linear order concentrators and expanders, which can be used to build interconnection networks with O(log2N) depth as well as O(Nlog2N) hardware cost. (All logarithms are in base 2 throughout paper)

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 1999년도 학술대회
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• pp.173-178
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• 1999

The Trellis Coded Modulation(TCM) allows the considerable achievements of coding gains compare with conventional multi-level modulation without compromising bandwidth efficiency. In this paper, we are presented a design of the parallel Viterbi decoder for 16-QAM TCM decoder with large constraint length (K=9), which can be applicable for the Digital Audio Broadcasting(DAB) receiver. As a mid-term result, a parallel Branch Metric Calculator (BMC)can compute 16 BMs within 3 clocks and a parallel 16 Add-Compare-Selects (ACS) unit can compute in a single clock. And also, two 256 Path Metric Memories (PMM) 32 Trace Back(TB) memories are specially designed with shuffle exchange switches for 16 parallel accesses. As a VHDL simulation, we can find the correctness of proposed model, which can be operated 16 S per symbol. Now, we are performing the hardware reduction for realtime operation and FPGA implementation.