• KSII Transactions on Internet and Information Systems (TIIS)
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• 제11권5호
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• pp.2680-2700
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• 2017

Finite field arithmetic over GF($2^m$) is used in a variety of applications such as cryptography, coding theory, computer algebra. It is mainly used in various cryptographic algorithms such as the Elliptic Curve Cryptography (ECC), Advanced Encryption Standard (AES), Twofish etc. The multiplication in a finite field is considered as highly complex and resource consuming operation in such applications. Many algorithms and architectures are proposed in the literature to obtain efficient multiplication operation in both hardware and software. In this paper, a modified serial multiplication algorithm with interleaved modular reduction is proposed, which allows for an efficient realization of a sequential polynomial basis multiplier. The proposed sequential multiplier supports multiplication of any two arbitrary finite field elements over GF($2^m$) for generic irreducible polynomials, therefore made versatile. Estimation of area and time complexities of the proposed sequential multiplier is performed and comparison with existing sequential multipliers is presented. The proposed sequential multiplier achieves 50% reduction in area-delay product over the best of existing sequential multipliers for m = 163, indicating an efficient design in terms of both area and delay. The Application Specific Integrated Circuit (ASIC) and the Field Programmable Gate Array (FPGA) implementation results indicate a significantly less power-delay and area-delay products of the proposed sequential multiplier over existing multipliers.

• 한국컴퓨터정보학회논문지
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• 제6권3호
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• pp.56-63
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• 2001

본 논문에서는 부분체(24)를 갖는 유한체 GF(216)의 곱셈기를 설계하였다. 이런 설계는 부분체를 이용한 비트 병렬 곱셈기를 사용한 순차 논리 곱셈기를 만들기 위해 사용된다. 부분체 상의 병렬연산기를 사용하여 유한체 GF(216)의 직렬 곱셈기를 설계하면 기존의 직렬 곱셈기보다는 짧은 지연시간을 얻을 수 있으며, 병렬 곱셈기보다는 적은 하드웨어로 구현할 수 있다. 이러한 설계는 유용한 특징을 갖는다. 여기서는 회로 복잡도와 지연시간의 특징을 비교하고 C언어를 이용하여 시뮬레이션 결과를 보였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.149-152
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• 2000

A dual-mode multiplier (DMM) that performs single- and double-precision multiplications has been designed. An algorithm for efficiently implementing double-precision multiplication with a single-precision multiplier was proposed, which is based on partitioning double-precision multiplication into four single-precision sub-multiplications and computing them with sequential accumulations. When compared with conventional double-precision multipliers, our approach reduces the hardware complexity by about one third resulting in small silicon area and low-power dissipation at the expense of increased latency and throughput cycles.

• 한국전자통신학회논문지
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• 제4권3호
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• pp.197-203
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• 2009

부호이론이나 암호학의 응용분야에 유한체는 매우 중요한 내용이고, 컴퓨터에서의 구현시에는 종규기저를 사용하는 것이 효과적이다. 본 논문에서는 유한체 타입 I 최적정규기저를 가지는 $GF(2^{mk})$는 $GF(2^m)$의 확대체가 된다는 사실을 이용하여 지금까지 알려진 가장 효율적인 Reyhani-Masoleh and Hasan의 곱셈기보다 25%정도 빠른 곱셈기를 소개하려고 한다.

• 한국통신학회논문지
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• 제15권7호
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• pp.628-637
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• 1990

본 연구에서는 고속의 병렬 알고리즘을 이용하여 실시간 디지털 신호를 처리할 수 있는 16x16 고속의 CMOS 승산기를 설계하였다. 설계된 병렬 승산기는 modified Booth's 알고리즘과 Ling's approach를 이용하여 4열의 가산기와 8개의 Booth 디코더로 구성하였으며, 2's complement의 데이터와 계수를 처리할 수 있도록 설계하였다. 또한 VLSI 구현에 적합하도록 modulrity하고 regularity하게 모든 회로를 설계하고 규칙적으로 내부 배열을하여 testavility가 용이하도록 설계하였다.

• 대한전자공학회논문지
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• 제27권5호
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• pp.747-755
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• 1990

In this paper, we presented a method of constructing a multiplier and an inverse element generator over finite field GF(3**m). We proposed the multiplication method using a descending order arithmetics of mod F(X) to perform the multiplication and mod F(X) arithmetics at the same time. The proposed multiplier is composed of following parts. 1) multiplication part, 2) data assortment generation part and 5) multiplication processing part. Also the inverse element generator is constructed with following parts. 1) multiplier, 2) group of output registers Rs, 3) multiplication and cube selection gate Gl, 4) Ri term sequential selection part. 5) cube processing part and 6) descending order mod F(X) generation part. Especially, the proposed multiplier and inverse element generator give regularity, expansibility and modularity of circuit design.

• Nonlinear Functional Analysis and Applications
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• 제26권1호
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• pp.65-70
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• 2021

We characterize the solution set for a second-order cone linear fractional optimization problem (P). We present sequential Lagrange multiplier characterizations of the solution set for the problem (P) in terms of sequential Lagrange multipliers of a known solution of (P).

• 한국음향학회:학술대회논문집
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• 한국음향학회 2000년도 하계학술발표대회 논문집 제19권 1호
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• pp.343-346
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• 2000

This paper presents a filter bank designed for the multi-channel audio equalizer. A time-shared multiplier is also proposed to implement the equalizer with a minimum number of gates when it is synthesized with ASIC or FPGA. Further reduction of the number of required gates is achieved by designing the multiplier based on a cascaded sequential circuit utilizing partial multiplications. The equalizer is realized with FPGA and its real-time operation verifies the reliability and high fidelity of the designed system.

• 오토저널
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• 제11권2호
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• pp.24-33
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• 1989

본 고에서는 이러한 추세에 따라서, 보다 효율적인 optimization program에 대해서 소개하고자 한다. 사용한 최적화 알고리즘은 ALM(augmented lagrange multiplier) 방법을 적용해서 구속조건이 있는 문제를 구속조건이 없는 문제로 변환한 후, self-scaling BFGS(broydon-flecher-goldfarb-schanno)를 적용한다. BFGS의 각 descent 방향에서의 step 길이는, sequential search로 unimodal point를 구해서, golden section 방법으로 refine을 한후, cubic approximation을 적용해서 구한다.

• 한국전자통신학회논문지
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• 제8권8호
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• pp.1207-1212
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• 2013

유한체 연산은 부호이론과 암호학에 널리 쓰이고 있으므로, 유한체 연산의 복잡도를 낮출 수 있는 연산기가 절실하게 필요하다. 그런데 연산기의 복잡도는 유한체의 원소를 표현하는 방법에 달려있다. 복잡도를 줄이기 위해서, 지금까지 알려진 원소를 표현하는 가장 좋은 방법이 최적정규기저를 사용하는 것이다. 본 논문에서는 최적정규기저로 표현된 원소의 곱셈시에 구축되는 곱셈행렬의 1의 개수를 최소화하는 알고리즘을 개발하여 시간과 공간을 최소화하는 곱셈기를 제안하고자 한다.