• 반도체디스플레이기술학회지
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• 제13권1호
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• pp.13-17
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• 2014

Since the semiconductor manufacturing requires the silicon wafers with extraordinary degree of surface flatness, the surface polishing of wafers from ingot cutting is an important process for deciding surface quality of wafers. The present study introduces the development of wafer polishing equipment and, especially, the wafer polishing head that employs the forced self-driving of installed silicon wafer as well as the wax wafer mounting technique. A series of wafer polishing tests have been carried out to investigate the effects of self-driving function in wafer polishing head. The test results for wafer planarization showed that the LLS counts and SBIR of polished wafer surfaces were generally improved by adopting the self-driven polishing head in wafer polishing stations.

• 반도체디스플레이기술학회지
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• 제8권4호
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• pp.7-13
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• 2009

The slender device(long length and thin width) manufactured by stereolithography process suffers from large curl distortion. This paper adapts two control parameters such as a critical exposure and a penetration depth. The measurement of the test parts dimension are carried out by reverse engineering method with the optical 3-dimensional measurement equipment. We investigate how each parameter contributes to the part accuracy and estimates the optimal set of parameters which minimizes the dimensional error of the test parts. Finally, As being an the RAM slot as being an example of the slender device, the RAM slot is made with the optimal values of control parameter and the results are investigated

• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2005년도 춘계 학술대회
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• pp.63-66
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• 2005

A soft error rate neutrons is a growing problem for integrated circuits with technology scaling. In the acceleration test with high-density neutron beam, a latch-up prohibits accurate estimations of the soft error rate (SER). This paper presents results of analysis for the latch-up characteristics in the circumstance corresponding to the acceleration SER test for SRAM. Simulation results, using a two-dimensional device simulator, show that the deep p-well structure has better latch-up Immunity compared to normal twin and triple well structures. In addition, it is more effective to minimize the distance to ground power compared with controlling a path to the $V_{DD}$ power.

• 한국반도체및디스플레이장비학회:학술대회논문집
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• 한국반도체및디스플레이장비학회 2002년도 추계학술대회 발표 논문집
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• pp.130-136
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• 2002

Device makers want to make higher density chips as devices shrink, especially WSix poly stack down is one of the key issues. However, EPD (End Point Detection) time delay was happened in DPS+ poly chamber which is a barrier to achieve device shrink because EPD time delay killed test pattern and next generation device. To investigate the EPD time delay, a test was done with patterned wafers. This experimental was carried out combined with OES(Optical Emission Spectroscopy) and SEM (Scanning Electron Microscopy). OES was used to find corrected wavelength in WSix stack down gate etching. SEM was used to confirm WSix gate profile and gate oxide damage. Through the experiment, a new wavelength (252nm) line of plasma is selected for DPS+ chamber to call correct EPD in WSix stack down gate etching for current device and next generation device.

• 대한방사선기술학회지:방사선기술과학
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• 제25권2호
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• pp.71-75
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• 2002

검출능력이 우수하고 가격이 저렴하며 소형으로 제작할 수 있는 반도체검출기 중에서도 광전소지인 포토다이오드를 이용하였는데 이 소자는 특정표면이 입사광에 대하여 반응을 나타내는 소자인데 광 강도가 증가함에 따라 저항이 감소하는 특성을 이용하여 방사선 검출기를 제작하였다. 제작된 측정기는 접속식 측정기에 의해 검사치를 측정하여 기준치를 정하고 기존의 비접속형 측정기를 이용하여 제작된 비접속형 측정기와 정확성을 비교 검토하였다. 비교 결과 3가지 측정기의 모든 측정치가 기준치 범위에 속하였으며 정밀도를 분석하기 위하여 백분율 평균오차의 평균치를 구하였는데 기준측정기의 백분율평균오차의 평균치가 -0.02이고 비교측정기가 -0.22, 제작한 측정기가 0.17이었다.

• 전자공학회논문지SC
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• 제49권1호
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• pp.80-87
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• 2012

본 논문에서는 열상장비의 광 검출기에서 검출된 미약한 전기적 신호를 영상신호처리를 하기 위한 신호로 증폭을 해 주는 전단 증폭부의 성능 검사용 ATE(Automatic Test Equipment)를 개발하였다. 기존 ATE 장비는 주로 반도체 소자 양품검사 분야에서 활발히 개발되고 있었으나 최근에는 장비의 성능검사 분야에서도 연구되고 있다. 그러나 열상장비 성능검사 분야의 ATE 에 대한 연구는 다른 분야에 비해 미진하여 우리군의 핵심적인 감시 장비인 열상장비는 정비가 제한되었다. 이에 따라 본 논문에서는 새로운 열상장비 분야의 ATE 연구가 필요하여 전단증폭부 및 열상장비의 다른 회로카드의 범용적인 개발이 가능하도록 Matrix Relay를 개발하였다. 개발된 ATE로 전단증폭부의 증폭도를 측정한 결과 증폭 전압은 평균 2.71 Vpp로써 이론적인 분석 범위 내에 있음이 확인되어 개발된 ATE가 우수한 성능임이 검증되었다.

• ETRI Journal
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• 제37권4호
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• pp.787-792
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• 2015

To accomplish a high-speed test on low-speed automatic test equipment (ATE), a new instruction-based fully programmable memory built-in self-test (BIST) is proposed. The proposed memory BIST generates a highspeed internal clock signal by multiplying an external low-speed clock signal from an ATE by a clock multiplier embedded in a DRAM. For maximum programmability and small area overhead, the proposed memory BIST stores the unique sets of instructions and corresponding test sequences that are implicit within the test algorithms that it receives from an external ATE. The proposed memory BIST is managed by an external ATE on-the-fly to perform complicated and hard-to-implement functions, such as loop operations and refresh-interrupts. Therefore, the proposed memory BIST has a simple hardware structure compared to conventional memory BIST schemes. The proposed memory BIST is a practical test solution for reducing the overall test cost for the mass production of commodity DDRx SDRAMs.

• 디지털융복합연구
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• 제15권7호
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• pp.223-229
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• 2017

유럽, 미국을 비롯한 일본 등 선진 업계에서는 오랜 기간의 시험을 거쳐 충격계수의 시험결과를 보유하고 있으며, 장비를 설계할 때 이를 적용하여 구조물의 안정성을 확보하고 있다. 그러나 국내 산업체의 실정으로는 실제 구조물이 받는 여러 가지 동적인 외력에 의한 영향을 시험을 통해 충격계수를 확보하기에는 많은 비용과 시간이 소요되기 때문에 선진업체에서 제공하는 충격계수를 활용하여 장비를 설계하고 있다. 본 논문에서는 유한요소해석 프로그램인 NX/NASTRAN을 이용하여 반도체 검사 장비인 PCB Handler의 정하중해석과 충격하중에 대한 과도응답 해석을 진행하고, 변위 결과를 비교하는 방법으로 충격계수를 산출하였다. 충격계수 산출 방법은 일본 구조 구격에서 사용하고 있는 방법을 적용하였으며, PCB Handler가 검사를 위해 급출발 또는 급정지 시 충격계수는 1.27로 산출되었다. 해석으로 얻어낸 충격계수는 향후 장비의 구조개선과 기존장비를 기반으로 제품 개발 시 사용할 수 있어 업계에 도움이 될 것으로 판단된다.

• 한국산학기술학회논문지
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• 제11권10호
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• pp.3626-3632
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• 2010

반도체 소자 검사장비 핸들러는 주 검사장비인 테스터에 반도체 소자를 개별 또는 그룹으로 이송하여 테스트 환경을 만들어주고 검사가 끝나면 검사결과를 테스터로부터 전송받아 양품과 불량품으로 분류해주는 장비이다. 본 논문에서는 기존에 개발된 핸들러의 챔버 내부 온도 분포의 균일성을 개선하기 위하여, 챔버 덕트의 조절셔터 설치, Heater와 Match Plate 중심위치의 정렬, Match Plate Base의 Hole 크기 및 형상 변경, 온도 센서로 향하는 공기의 흐름이 원활할 수 있도록 핀에 직경 2 mm의 구멍 설치 등의 설계 변경을 하였다. 설계 변경의 효과를 확인하기 위하여, 기존 장비와 설계 개선된 장비 내부의 온도 분포를 32개의 온도 센서를 사용하여 측정하였다. 그 결과 기존 챔버내부 온도 분포는 $87.1{\sim}91.5^{\circ}C$ ($90{\pm}2.9^{\circ}C$)이었으나 개선된 챔버 내부 온도 분포는 $89.5{\sim}90.8^{\circ}C$ ($90{\pm}0.8^{\circ}C$)으로 15분 이상 지속 가능하여 챔버 내부의 온도 분포 균일성이 크게 개선되었음을 알 수 있었다. 또한 설계 변경 이후의 온도 분포는 $90{\pm}1^{\circ}C$의 범위 내에서 10분 이상을 유지하는 목표를 달성하였음을 확인하였다.

• 한국진공학회지
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• 제17권3호
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• pp.175-182
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• 2008

반도체 장비용 진공코팅부품의 공정영향에 의한 내부식 성능 평가방법을 연구개발 하였다. 평가기준을 마련하기 위해 반도체 공정에서 교체된 코팅부품의 특성을 분석 평가하였다. 코팅부품의 성능을 정량적으로 측정하기 위하여 부품의 코팅막으로 많이 사용되고 있는 $Al_2O_3$ 막의 건식부식실험을 실시하였고 표면모폴로지, 누설전류 및 내전압측정 등을 수행하였다. 실험결과 건식부식처리 후 샘플의 누설전류량이 증가하였고, 절연내력이 크게 줄어 전기적 특성이 하향된 결과를 보였으며, 표면 모폴로지의 경우 부식시간 증가에 따라 표면 손상정도가 증가하는 것을 확인 할 수 있었다. 부식공정에 의한 이들 특성 값 변화를 이용하여 코팅부품의 공정영향에 의한 성능평가 방법을 개발할 수 있었다.