• 비파괴검사학회지
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• 제25권2호
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• pp.81-86
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• 2005

본 논문에서는 반도체 패키지 내부결함의 비파괴 정량평가를 위한 ESPI 기법을 이용한 시스템 및 검사기 법을 제안하고 있으며, 검사시스템은 ESPI 검사장치, 열변형유도장치, 단열챔버로 구성되어있다. 기존 초음파, X-ray 기반의 검사기법에 비하여 측정시간 및 검사방법이 용이하며, 결함의 정량검출이 가능하다는 장점이 있다. 검사결과에서 대부분의 결함이 열 방출이 많은 칩 주위에서 박리결함으로 나타났으며, 원인은 층간 접착강도의 약화와 열분배 설계에서 문제점인 것으로 사료된다.

• 한국지능시스템학회논문지
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• 제22권6호
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• pp.694-699
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• 2012

반도체 검사 공정에 적용하기 위한 대시야 백색광간섭계(WSI ; White Light Scanning Interferometer)를 사용한 반도체 검사 결과를 본 논문에서 제시한다. 각 서브스트레이트에 있는 동일한 여러 범프에 대한 3D 데이터 반복성 측정 실험 결과를 제시한다. 각 서브스트레이트의 모든 범프에 대한 3D 데이터 반복성 측정 실험 결과를 제시한다. 반도체 검사 공정에서 3D 데이터 검사를 고속으로 달성하기 위해 대시야 백색광간섭계를 사용한 반도체 검사는 매우 중요한 의미를 갖는다. 인라인 고속 3D 데이터 검사기 개발에 본 논문이 크게 기여할 수 있다.

• ETRI Journal
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• 제39권6호
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• pp.866-873
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• 2017

We propose a multilayered-substrate-based power semiconductor discrete device package for a low switching loss and high heat dissipation. To verify the proposed package, cost-effective, low-temperature co-fired ceramic, multilayered substrates are used. A bare die is attached to an embedded cavity of the multilayered substrate. Because the height of the pad on the top plane of the die and the signal line on the substrate are the same, the length of the bond wires can be shortened. A large number of thermal vias with a high thermal conductivity are embedded in the multilayered substrate to increase the heat dissipation rate of the package. The packaged silicon carbide Schottky barrier diode satisfies the reliability testing of a high-temperature storage life and temperature humidity bias. At $175^{\circ}C$, the forward current is 7 A at a forward voltage of 1.13 V, and the reverse leakage current is below 100 lA up to a reverse voltage of 980 V. The measured maximum reverse current ($I_{RM}$), reverse recovery time ($T_{rr}$), and reverse recovery charge ($Q_{rr}$) are 2.4 A, 16.6 ns, and 19.92 nC, respectively, at a reverse voltage of 300 V and di/dt equal to $300A/{\mu}s$.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 1999년도 춘계 기술심포지움 전자부품 및 패키징 기술의 최신동향
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• pp.26-36
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• 1999

• 한국시뮬레이션학회논문지
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• 제19권1호
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• pp.1-11
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• 2010

K 회사는 국내외 반도체 제조업체의 주문에 의해 반도체 패키지 제품을 생산 공급하는 기업이다. 생산 공정은 Die Sawing, 조립, 테스트로 구성된 기계중심의 조립라인 형태를 따르고 있다. 본 논문은 K 회사의 공정분석을 토대로 패키지 공정의 생산량을 늘리기 위한 3가지 방안을 제안하고, 이들을 실제 자료를 이용한 시뮬레이션 모델을 통해 평가하는 사례연구를 다룬다. 3가지 방안은 병목공정에 기계 추가에 의한 라인균형, 제품의 그룹 스케쥴링, 비병목공정에서 작업자의 재배치이다. 시뮬레이션 평가결과, 3가지 방안을 혼합 적용하는 경우에 2.8%의 납기위반율 감소 효과와 함께 17.3%의 가장 높은 일일 생산량 증가를 보여 주는 것으로 나타났다. 3가지 방안의 혼합 적용하는 경우의 투자회수기간은 1.37년으로 매우 짧게 구해졌다.

• 마이크로전자및패키징학회지
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• 제30권3호
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• pp.35-39
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• 2023

ESG는 많은 기업에게 기업 가치를 향상시키고, 지속 경영이 가능하게 하는 큰 지침이 되고 있다. 그 중에서도 환경(Environment)은 기술적 관점의 접근이 필요하다. 환경 오염을 줄이거나 방지하고, 에너지를 절감하는 것은 기술적인 해법이 필요하기 때문이다. 반도체 패키지 기술은 반도체 패키지의 본연의 역할인 칩의 보호, 전기/기계적 연결, 열 방출 등을 잘 하기 위해 개발 및 발전해 왔는데, 이에 따라 열 방출 효과 향상, 전기적/기계적 특성 향상, 칩을 보호하는 신뢰성 향상, 적층 및 소형화, 그러면서 비용절감을 위한 기술들이 개발되고 발전해 왔다. 그 중에서도 열 방출 기술은 열효율을 높이고, 냉각을 위한 에너지 소모를 작게 하며, 전기적 특성 향상 기술도 저전력 사용과 에너지 소모를 줄이는 효과를 만들어서 환경에도 영향을 주었다. 또한 재사용이나 재료 소모를 줄이는 기술은 환경 오염을 줄이게 되며, 특히 환경에 유해한 물질들에 대해 대체하는 기술들은 환경 개선에 기여하게 된다. 본 논문에서는 이러한 환경 오염 방지 및 개선을 위한 반도체 패키지 기술들의 트렌드를 정리하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 추계학술대회 논문집 Vol.17
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• pp.53-56
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• 2004

This paper presents the improved burn-in method for the reliability of SRAM in MCP Semiconductor reliability is commonly improved through the burn-in process. Reliability problem is more significant in the Multi Chip Package, because of including over two devices in a package. In the SRAM-based Multi Chip Package, the failure of SRAM has a large effect on the yield and quality of the other chips - Flash Memory, DRAM, etc. So, the quality of SRAM must be guaranteed. To improve the quality of SRAM, we applied the improved wafer level burn-in process using multi cell selection method in addition to the current used methods. That method is effective in detecting special failure. Finally, with the composition of some kinds of methods, we could achieve the high qualify of SRAM in Multi Chip Package.

• 한국전기전자재료학회논문지
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• 제18권6호
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• pp.506-509
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• 2005

This paper presents the improved burn-in method for the reliability of SRAM in Multi Chip Package (MCP). Semiconductor reliability is commonly improved by the burn-in process. Reliability Problem is very significant in the MCP which includes over two chips in a package because the failure of one SRAM chip has a large influence on the yield and quality of the other chips such as Flash Memory, DRAM, etc. Therefore the quality of SRAM must be guaranteed. To improve the qualify of SRAM, we applied the improved wafer level burn-in process using multi cell selection method in addition to the previously used methods and it is found to be effective in detecting particular failures. Finally, with the composition of some kinds of methods, we achieved the high quality of SRAM in MCP.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2002년도 전력전자학술대회 논문집
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• pp.158-162
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• 2002

This paper presents a novel 3-phase IGBT module called the SPM (Smart Power Module). This is a new design developed to provide a very compact, low cost, high performance and reliable motor drive system. Several distinct design concepts were used to achieve the highly integrated functionality in a new cost-effective small package. An overall description to the SPM is given and actual application issues such as electrical characteristics, circuit configurations, thermal performance and power ratings are discussed

• 반도체디스플레이기술학회지
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• 제21권4호
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• pp.45-49
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• 2022

Through Silicon Via (TSV) is a technology that interconnects chips through silicon vias. TSV technology can achieve shorter distance compared to wire bonding technology with excellent electrical characteristics. Due to this characteristic, it is currently being used in many fields that needs faster communication speed such as memory field. However, there is performance degradation issue on TSV technology due to the parasitic capacitance. To deal with this problem, in this study, the parasitic capacitance with TSV design factors is analyzed using commercial tool. TSV design factors were set in three categories: size, aspect ratio, pitch. Each factor was set by dividing the range with TSV used for memory and package. Ansys electronics desktop 2021 R2.2 Q3D was used for the simulation to acquire parasitic capacitance data. DOE analysis was performed based on the reaction surface method. As a result of the simulation, the most affected factors by the parasitic capacitance appeared in the order of size, pitch and aspect ratio. In the case of memory, each element interacted, and in the case of package, it was confirmed that size * pitch and size * aspect ratio interact, but pitch * aspect ratio does not interact.