• 디지털콘텐츠학회 논문지
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• 제18권3호
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• pp.613-619
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• 2017

본 논문에서는 대규모 데이터를 길이가 32 미만인 로컬 세그먼트 단위로 구분하고 이 로컬 세그먼트 내에서 정확한 GPU 병렬 프리픽스(prefix) 연산 결과를 출력하는 CUDA (Compute Unified Device Architecture) 코드를 제시한다. 이미 Mark Harris와 Michael Garland가 이러한 목적을 수행하기 위한 CUDA 코드를 이미 발표한 바 있으나 본 논문에서는 로컬 세그먼트의 길이가 32 미만일 때 기존 코드의 결과가 정확하지 않다는 사실을 살펴 보고 그 원인을 논의한 후, 정확한 결과를 출력하는 코드를 제안한다. 본 논문에서 다루는 로컬 세그먼트 단위의 병렬 프리픽스 연산은 최인접 요소 탐색(k-nearest neighbor search) 등은 물론 다양한 대규모 병렬 처리 알고리즘을 구성하는 기본 연산으로 활용 가능하다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제14권7호
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• pp.636-645
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• 2008

OneNAND 플래시는 NAND 플래시와 NOR 플래시의 장점을 모두 가진 고성능 하이브리드 플래시 메모리이다. OneNAND 플래시는 NAND 플래시의 장점들을 그대로 가지고 있을 뿐 아니라, 그동안 NAND 플래시의 단점으로 지적되던 느린 읽기 성능을 획기적으로 개선하였다. 그 결과 OneNAND 플래시는 휴대폰 및 디지털 카메라, PMP, 휴대용 게임기와 같은 고성능 휴대용 정보기기를 위한 최적의 스토리지 솔루션으로 각광받고 있다. 하지만 Linux를 비롯하여 현재 사용되고 있는 대부분의 범용 운영체제들은 가상 메모리와 블록 I/O 계층 구조의 제약으로 인해 OneNAND 플래시의 뛰어난 위기 성능을 제대로 활용하지 못하는 문제를 안고 있다. 이에 본 연구에서는 기존의 소프트웨어 계층 구조 하에서 OneNAND 플래시의 읽기 성능을 최대한 활용하기 위한 기법인 가상 I/O 세그먼트의 활용을 제안한다. 실제 구현을 통한 실험 결과는 제안된 기법이 OneNAND 플래시의 읽기 수행 시간을 기존에 비해 최고 54%까지 단축할 수 있음을 증명하였다.

• 한국항행학회논문지
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• 제27권4호
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• pp.429-435
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• 2023

항공전자 시스템의 복잡성이 높아짐에 따라 소프트웨어 컴포넌트의 이식성 및 재사용성이 강조되었다. 본 논문에서는 ARINC 653 요구사항을 만족하는 VxWorks 653 운용 환경에서 FACE(The Future Airborne Capability Environment)표준에 적합한 IOSS(Input Output Service Segment) 및 TSS(Transport Service Segment)에 대한 구조 설계 방안을 설명한다. IOSS 및 TSS는 각각 다른 파티션에서 독립적으로 동작하게 하여 시/공간 분리 및 다른 소프트웨어의 영향성을 최소화 하였고, 이식성 및 재사용성을 높이기 위해 디자인 패턴 중 전략 패턴을 적용하였다. 또한, IOSS는 Distributed IO Service 구조를 적용하여 외부 인터페이스 서비스를 제공하고, 외부 인터페이스 중 FACE를 적용한 장비의 ARINC 664 P7 인터페이스는 TSS에 배치하여 데이터 이동 경로를 최적화 하였다.

• 한국터널지하공간학회 논문집
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• 제19권3호
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• pp.503-515
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• 2017

최근 대형화되고 있는 지하구조물은 평상시는 물론 지진시에도 안정성을 확보하여야 한다. 특히 지하구조물 중에서도 해저터널은 지진시 안정성 유지가 매우 중요하다고 할 수 있다. 본 논문의 목표는 해저터널의 지진시 안정성 유지에 획기적인 시설물 중의 하나인 Flexible segment에 대해서 진동대 시험을 이용한 효용성 검증이다. 검증된 결과를 토대로 3차원 동해석을 통해 Flexible segment의 최적위치를 제안하는 것이 또 다른 하나의 논문 목표이다. 본 연구 수행을 위해 선정한 가상해저터널 단면에 상사율(1:100)을 고려한 1g 진동대 시험(1g Shaking Table Test)을 경주지진파, 인공지진파, 종방향, 횡방향, Flexible segment유무 등을 고려해서 모두 8회 이상 수행하였다. 진동대 시험 수행결과 전 시험 모두에서 Flexible Segment가 해저터널 내진성능향상에 효과가 있음을 확인하였다. 또한 시험적으로 내진성능 향상에 효과가 검증된 Flexible segment의 최적 위치를 선정하기 위하여, 3차원 동적 수치해석을 수행하였다. 그 결과 분기구간에서 Flexible segment를 인접해 설치할 경우 지진가속도가 감쇠하는 것을 확인할 수 있었다.

• The Journal of the Acoustical Society of Korea
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• 제15권4E호
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• pp.21-27
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• 1996

In this paper, we propose a discriminative training algorithm for the stochastic segment model (SSM) in continuous speech recognition. As the SSM is usually trained by maximum likelihood estimation (MLE), a discriminative training algorithm is required to improve the recognition performance. Since the SSM does not assume the conditional independence of observation sequence as is done in hidden Markov models (HMMs), the search space for decoding an unknown input utterance is increased considerably. To reduce the computational complexity and starch space amount in an iterative training algorithm for discriminative SSMs, a hybrid architecture of SSMs and HMMs is programming using HMMs. Given the segment boundaries, the parameters of the SSM are discriminatively trained by the minimum error classification criterion based on a generalized probabilistic descent (GPD) method. With the discriminative training of the SSM, the word error rate is reduced by 17% compared with the MLE-trained SSM in speaker-independent continuous speech recognition.

• 대한음성학회:학술대회논문집
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• 대한음성학회 2006년도 춘계 학술대회 발표논문집
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• pp.89-93
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• 2006

This paper presents ETRI broadcast news speech recognition system. There are two major issues on the broadcast news speech recognition: 1) real-time processing and 2) out-of-vocabulary handling. For real-time processing, we devised the dual decoder architecture. The input speech signal is segmented based on the long-pause between utterances, and each decoder processes the speech segment alternatively. One decoder can start to recognize the current speech segment without waiting for the other decoder to recognize the previous speech segment completely. Thus, the processing delay is not accumulated. For out-of-vocabulary handling, we updated both the vocabulary and the language model, based on the recent news articles on the internet. By updating the language model as well as the vocabulary, we can improve the performance up to 17.2% ERR.

• 대한전자공학회논문지SD
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• 제42권8호
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• pp.15-26
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• 2005

본 논문에서는 효율적인 $GF(2^m)$ 멀티 세그먼트 곱셈 연산 구조를 제안하고 제안된 구조의 타원곡선 암호 프로세서 설계 응용을 연구한다. 제안된 멀티 세그먼트 곱셈 연산 구조는 유한체 크기 m에 비하여 아주 작은 워드 조합 곱셈기를 이용하여 부분곱을 계산하고 거의 모든 내부 버스는 워드 크기이며 m 비트 멀티플렉서와 m 비트 레지스터를 하나만 사용한다. 따라서 조합 곱셈기의 워드 크기 w를 줄이고 세그먼트 수 k를 크게 하여 전체 데이터패스 자원 사용량이 최소화할 수 있다. 제안된 곱셈기는 디지트 시리얼 곱셈기로 구현된 ECC 프로세서와 비교할 때 이론적으로 자원 효율성이 우수하다 암호 프로세서의 자원 사용량은 구현에 필요한 기본 하드웨어 요소 수뿐만 아니라 구성 요소들의 배치와 연결 상태에도 의존한다. 제안된 프로세서의 실질적인 자원사용량을 디지트 시리얼 곱셈기 기반 암호 프로세서와 비교하기 위하여 두 종류의 프로세서를 FPGA 상에 구현하였다. 실험 결과로 제안된 멀티 세그먼트 곱셈기 기반 EU 프로세서는 유사한 성능을 가지는 디지트 시리얼 곱셈기 기반 EU 프로세서보다 자원 사용면에서 2배 정도 우수함을 보였다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.1-8
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• 2009

스캔 기반 테스트 방법은 큰 순차 회로를 테스트하기 위한 매우 효율적이며 널리 사용되는 방법이다. 그러나 스캔 기반 테스트 방법은 테스트 패턴을 긴 스캔 체인을 통해서 순차적으로 인가해야 하기 때문에 긴 테스트 인가 시간을 필요로 한다. 또한, 스캔 쉬프트 동작이 정상 동작과 비교할 때 전력 소모를 급격히 증가시킨다. 이러한 문제점을 해결하기 위해서, 본 논문에서는 테스트 패턴 인가 시간과 테스트시의 전력 소모를 줄이기 위한 새로운 스캔 구조를 제안한다. 제안하는 스캔 구조는 스캔 체인을 여러 개의 세그먼트로 분할하고 specified bit를 포함하지 않는 세그먼트들을 바이패스 한다. 바이패스 되는 스캔 세그먼트들은 테스트 패턴 인가 동작에서 제외되기 때문에 테스트 패턴 인가 시간과 테스트시의 소모 전력이 상당히 줄어들게 된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.113-116
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• 1999

This paper presents a hardware architecture of AAL(ATM Adaptation Layer) type 2 switch. The proposed architecture can assign and configure maximum AAL2 CID limit. AAL2 is the protocol which has been recommended by ITU-T and ATM-Forum for low bit rate delay sensitive services. The architecture assumes 155 Mbps STM-1/STS-3c physical interface, maximum VCC can be 64K connections. It can support maximum 16,384M AAL2 connections. For efficient use of peripheral memory, a concept of segment address was proposed. The proposed AAL2 switch hardware architecture can be used in ATM network as a standalone server or embedded module in a ATM switching system.

• 전자공학회논문지A
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• 제33A권4호
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• pp.142-151
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• 1996

This paper presents a new symmetrical routing architecture for FPGA and an efficient routing algorithm for the architecture. The routing architecture adopts the segmented wires and the improved switch modules. Segmetned wires construct routing channels which pass through the chip in vertical and horizontal directions. To maximize the utility of a track, a track in each switch module can be separated in two part using a programmable switch to route two different net. The proposed routing algorithm finds all assignable tracks for a given net and selects the best track from assignable tracks to minimize the number of programmable switches and the unused portion of the wire segments. In order to stabilize the perfomrance of the algorithm, the routing order is defined by weighted sum of the number of wire segment, the length of wire segmetn, and the number of pin. Experimental results show that routability is improved dramatically and the number of crossing switches are reduced about 40% compared with the previous works.