• 전자공학회논문지
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• 제50권7호
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• pp.225-230
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• 2013

입력 신호보다 낮은 주파수로 표본화하는 BPS (bandpass sampling) 기술은 별도의 주파수 하향 변환기를 사용하지 않고 표본화 처리만으로 기저 대역 신호를 얻을 수 있으므로 수신기 회로를 간소화할 수 있어 유리하다. 표본화 장치를 2개 사용하는 2차 BPS 방식은 aliasing 현상에 의하여 기저 대역에서 간섭이 발생하더라도 표본화된 두 가지 BPS 신호 사이의 관계를 이용하여 간섭 성분을 제거할 수 있다. 이 때 사용되는 interpolant 필터는 두 BPS 신호 사이의 위상을 조절하는 것으로서, 간섭 제거 성능을 결정하는 중요한 요소이다. 본 논문에서는 다중 대역으로부터 여러 개의 간섭 신호가 aliasing으로 유입될 때 하나의 interpolant 필터를 사용하면서 이들을 한꺼번에 제거할 수 있는 다중 대역 interpolant 필터를 제안하였다. 또한 제거할 간섭 신호가 없는 경우에는 수신하려는 신호 성분의 세기를 증대시킴으로써 신호의 품질을 3dB 개선시키는 방안을 제안하였다. 컴퓨터 시뮬레이션을 수행하여 제안된 방법이 타당함을 확인하였다.

• 전자공학회논문지C
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• 제36C권9호
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• pp.13-19
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• 1999

본 논문에서는 1mW의 낮은 전력소모를 갖는 8-bit 100KSPS CMOS A/D 변환기를 설계, 제작하였다. Cyclic 구조를 갖는 A/D 변환기에서 발생하는 연산증폭기의 시스템적인 offset 전압을 효과적으로 감소시키기 위해, 새로운 시스템적인 offset 전압 제거 기술을 제안하였다. 또한 기존 Gain 증폭기에서 발생하는 오차를 감소시키기 위해 완전 차동 구조의 Gain 증폭기를 설계하였다. 제안된 A/D 변환기는 $0.6{\mu}m$ single-poly triple-metal n-well CMOS 공정을 사용하여 제작되었으며, +3V 단일 공급전압에서 DNL과 INL은 ${\pm}1LSB$ 이내로 측정되었고, 100KHz의 샘플링 주파수에서 43dB의 SNR를 갖는다. 측정된 최대전력소모는 $980{\mu}W$로 나타났다.

• Journal of Power Electronics
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• 제18권5호
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• pp.1523-1535
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• 2018

High-performance Phase-Locked Loops (PLLs) are critical for grid synchronization in grid-tied power electronic applications. In this paper, a new single-phase All Digital Phase-Locked Loop (ADPLL) is proposed. It features fast transient response and good robustness under distorted grid conditions. It is designed for Field Programmable Gate Array (FPGA) implementation. As a result, a high sampling frequency of 1MHz can be obtained. In addition, a new OSG is adopted to track the power frequency, improve the harmonic rejection and remove the dc offset. Unlike previous methods, it avoids extra feedback loop, which results in an enlarged system bandwidth, enhanced stability and improved dynamic performance. In this case, a new parameter optimization method with consideration of loop delay is employed to achieve a fast dynamic response and guarantee accuracy. The Phase Detector (PD) and Voltage Controlled Oscillator (VCO) are realized by a Coordinate Rotation Digital Computer (CORDIC) algorithm and a Direct Digital Synthesis (DDS) block, respectively. The whole PLL system is finally produced on a FPGA. A theoretical analysis and experiments under various distorted grid conditions, including voltage sag, phase jump, frequency step, harmonics distortion, dc offset and combined disturbances, are also presented to verify the fast dynamic response and good robustness of the ADPLL.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.14-23
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• 2011

본 논문에서는 자체보정 벡터 발생기(Self-Calibrated Vector Generator)를 이용한 7-bit 2GSPS folding/interpolation A/D Converter (ADC)를 제안한다. 제안하는 ADC는 2GSPS 의 고속 변환에 적합한 상위 2-bit, 하위 5-bit 인 분할구조로 설계 되었으며, 각각의 folding/interpolation rate는 4와 8로 설정되었다. 최대 1GHz의 높은 입력신호를 처리하기 위해 cascade 구조의 preprocessing block을 적용하였으며, 전압 구동 방식 interpolation 기법을 적용하여 기준전압 생성 시 발생하는 추가적인 전력소모를 최소화하였다. 또한, 새로운 개념의 자체보정 벡터 발생기를 이용하여 device mismatch, 기생 저항 및 커패시턴스 등에 의한 offset error를 최소화하였다. 제안하는 ADC는 1.2V 0.13um 1-poly 7-metal CMOS 공정을 사용하여 설계 되었으며 calibration 회로를 포함한 유효 칩 면적은 2.5$mm^2$ 이다. 측정 결과 입력 주파수 9MHz, sampling 주파수 2GHz에서 39.49dB의 SNDR 특성을 보이며, calibration 회로의 작동결과 약 3dB 정도의 SNDR의 상승을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.221-224
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• 2012

본 논문에서는 MEMS 가속도센서를 위한 CMOS 인터페이스 회로를 설계하였다. 설계된 CMOS 인터페이스 회로는 CVC(Capacitance to Voltage Converter), 그리고 SC-Integrator와 Comparator를 포함하는 ${\Sigma}{\Delta}$ Modulator로 구성되어 있다. 회로에 일정한 Bias를 공급할 수 있도록 Bandgap Reference를 이용하였으며, 저주파 잡음과 offset을 감소시키기 위하여 ${\Sigma}{\Delta}$ Modulator에 CHS(Chopper-Stabilization) 기법을 사용하였다. 그 결과 설계된 ${\Sigma}{\Delta}$ Modulator의 출력은 입력 전압 진폭이 100mV가 증가할 때 duty cycle은 10%의 비율로 증가하고, 전체 회로의 Sensitivity는 x, y축은 0.45V/g, z축은 0.28V/g의 결과를 얻을 수 있었다. 제안된 CMOS 인터페이스 회로는 CMOS 0.35um공정을 이용하여 설계되었다. 입력 전압은 3.3V이며, 샘플링 주파수는 2MHz이다. 설계된 칩의 크기는 PAD를 포함하여 $0.96mm{\times}0.85mm$이다.

• 한국전자통신학회논문지
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• 제13권5호
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• pp.917-922
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• 2018

기존의 채널간간섭 자기소거법에서는 표본화창의 길이를 직교 주파수분할다중화의 심볼 길이와 동일하게 정하였다. 이로 인하여 각 부채널의 간섭계수를 구하기 위한 복소연산량이 급격이 증가된다. 이러한 문제점을 해결하기 위하여 본 논문에서는 채널간간섭 자기소거법에서 나타나는 간섭계수에 대한 근사식을 제시한다. 또한, 제시된 근사식을 기반으로 표본화창의 길이를 제한시킬 때 간섭계수의 평균자승오차와 복소연산량을 분석하였다. 그 결과, 제시된 근사식은 원식에 비하여 평균자승오차 면에서 0.01% 미만의 오차를 가지는 것으로 나타났다. 이에 비하여 부채널의 수가 1024인 경우 간섭계수 계산을 위한 연산량은 98% 이상 감소되는 것을 확인하였다. 따라서 제시된 근사식은 자기소거 능력은 거의 변화시키지 않으면서도 연산량을 현저히 감소시킬 수 있으므로 채널간간섭 자기소거법 알고리즘 개발에 유용하게 활용될 수 있을 것으로 기대된다.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2008년도 정보통신설비 학술대회
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• pp.441-446
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• 2008

In this papers, a PLDRO(Phase Locked Dielectric Resonator Oscillator) is designed and implemented at the oscillator in which fundamental frequency is 18.3 GHz. The proposed PLDRO so as to improve the PLDRO of the general structure is designed to the goal of the minimize of the size and the performance improvement. Three VCO(Voltage controlled Oscillator) and the power combiner improved the output power. A VCDRO(Voltage Controlled Dielectric Resonator Oscillator) is manufactured using a varactor diode to tune oscillating frequency electrically, and its phase is locked to reference frequency by SPD(Sampling Phase Detector). This product is fabricated on Teflon substrate with dielectric constant 2.2 and device is ATF -13786 of Ka-band using. This PLDRO generates an output power of 5.67 dBm at 18.3 GHz and has the characteristics of a phase noise of -80.10 dBc/Hz at 1 kHz offset frequency from carrier, the second harmonic suppression of -33 dBc. The proposed PLDRO can be used in Ka-band satellite applications

• 한국전자파학회논문지
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• 제19권10호
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• pp.1147-1158
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• 2008

본 논문에서는 SPD(Sampling Phase Detector) 소자를 위상검출기로 사용하여, 기준 신호원 700 MHz SAW(Surface Acoustic Wave) 발진기에 16.8 GHz의 VTDRO(Voltage Tuned Dielectric Resonator Oscillator)를 안정화하는 위상 고정 회로를 설계하였다. 이러한 위상 고정 방법은 루프 필터만으로 직접적으로 위상 고정할 경우 잠금 시간(lock time)의 문제로, 루프 필터뿐만 아니라 구형파의 시변하는 전류원을 사용 위상 고정하게 된다. 이러한 구동 회로와 루프 필터는 서로 상관 관계가 있어, 이의 체계적인 조정을 필요로 한다. 본 논문에서는 이러한 구동 회로와 루프 필터의 체계적인 설계 방법을 제시하였다. 제작된 PLDRO(Phase Leered DRO)는 안정된 16.8 GHz의 중심 주파수에서 약 6.3 dBm의 출력 전력을 갖고, 위상 잡음은 100 kHz offset에서 -101 dBc/Hz 성능을 보인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.125-126
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• 2006

본 논문에서는 주파수 오차가 큰 IEEE 802.15.4 시스템에서의 프레임 동기 및 주파수 추정기법을 제안한다. 주파수 오차의 영향을 제거하기 위해 coherent 방식이 아닌 non-coherent 방식의 프레임 동기가 요구된다. 차등 신호와 절대값을 이용하여 주파수 옵셋의 영향을 완벽히 제거한 프레임 동기를 제안하였다. 그리고 주파수 옵셋 추정의 분산을 줄이기 위한 over-sampling 주기의 주파수 옵셋 검출 기법을 제안하였다.

• 한국정보통신학회논문지
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• 제7권1호
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• pp.69-74
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• 2003

본 논문에서는 OFDM 신호방식을 사용하는 무선채널 환경에서 무선 멀티미디어에 적합한 클럭 동기복원 알고리즘을 제안한다. 제안된 클럭 동기복원 알고리즘의 기본적인 접근은 수신기의 채널 추정기로부터 추정된 채널의 주파수 응답을 획득하여 IFFT를 통해 채널의 충격 응답 또는 다중 경로 강도 프로 파일을 구하고 시간 영역에서 채널의 에너지가 집중된 일정 범위의 위치를 추적하는 것이다. 또한, 샘플링 클럭 오프셋이 ${\pm}$1∼3 샘플 있는 경우 64-QAM, 16-QAM의 성좌점을 분석하고, BER 성능을 확인한 결과 최적 샘플 지점에서의 성좌점과 BER 성능에 비하여 2 샘플 이상의 오프셋이 발생했을 경우에는 심한 성능 열화가 나타나는 것을 확인하였고, 시뮬레이션 결과로부터, 제안된 알고리즘이 주파수 선택적 페이딩 채널 하에서도 우수한 동기특성을 제공함을 알 수 있다.