• 대한전자공학회논문지TC
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• 제42권7호
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• pp.35-40
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• 2005

본 논문에서는 900MHz 대역 중저속 무선 통신용 칩에 이용되는 3차 ${\Delta}{\sum}$ modulator를 사용한 Fractional-N PLL 주파수 합성기를 설계 및 제작하였다 우수한 위상노이즈 특성을 얻기 위해 노이즈 특성이 좋은LC VCO를 사용하였다. 그리고 고착시간을 줄이기 위해서 Charge Pump의 펌핑 전류를 주파수 천이 값에 따라 조절할 수 있도록 제작하였고 PFD의 참조 주파수를 3MHz까지 높였다. 또한 참조 주파수를 높이는 동시에 PLL의 최소 주파수 천이 간격을 10KHz까지 줄일 수 있도록 하기위하여 36/37 Fractional-N 분주기를 제작하였다. Fractional Spur를 줄이기 위해서 3차 ${\Delta}{\sum}$ modulator를 사용하였다. 그리고 VCO, Divider by 8 Prescaler, PFD, 및 Charge Pump는 0.25um CMOS공정으로 제작되었으며, 루프 필터는 외부 컴포넌트를 이용한 3차RC 필터로 제작되었다. 그리고 Fractional-N 분주기와 3차 ${\Delta}{\sum}$ modulator는 VHDL 코드로 작성되었으며 Xilinx Spartan2E을 사용한 FPGA 보드로 구현되었다. 측정결과 PLL의 출력 전력은 약 -11dBm이고, 위상노이즈는 100kHz offset 주파수에서 -77.75dBc/Hz이다. 최소 주파수 간격은 10kHz이고, 최대 주파수 천이는 10MHz이고, 최대 주파수 변이 조건에서 고착시간은 약 800us이다.

• 자원환경지질
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• 제43권5호
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• pp.429-441
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• 2010

호주 Yilgarn Craton의 동부 Laverton Tectonic Zone에 위치하는 Sunrise Dam 금광은 서호주에서 지난 10년간 두번째로 가장 많은 금을 생산한 광산이다. 광상 주변의 지질은 화산암류와 이들의 상부에 산출하는 저탁 퇴적암류 그리고 이들을 관입하여 산출하는 시생대 및 원생대 석영섬록암 및 암맥류 등으로 구성된다. 이들 암석들은 북북동 방향의 비대칭 Spartan 배사를 이루고 있으며, 광상은 본 배사의 서쪽 날개부에 발달된 북동-남서 방향의 전단대를 따라 배태된 20여개의 광체로 구성되어 있다. 본 광상은 광물조합 등에 의하여 확실하게 구분되는 5개의 열수광화시기 ($D_1$, $D_2$, $D_3$, $D_4a$, $D_4b$)로 구분된다. 이들 열수광화시기 중 금 광화작용이 가장 우세하게 진행된 시기는 $D_4a$열수광화기이며, $D_4b$열수광화기에 그 다음으로 우세한 금 광화작용이 야기되었다. 이들 열수광화시기의 금 광화작용은 주로 황철석 및 사면동석의 침전과 밀접하게 관련되어 있다.

• 한국정보과학회논문지:시스템및이론
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• 제31권7호
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• pp.402-413
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• 2004

본 논문에서는 국내 표준 128비트 블록 암호화 알고리즘인 SEED를 소형 내장형(8-bit/ 16-bit) 시스템에 탑재하도록 저가의 FPGA로 구현하는 방법을 제안한다. 대부분 8-bit 또는 16-bit의 소규모 내장형 시스템들의 프로세서들은 그 저장용량과 처리속도의 한계 때문에 상대적으로 계산양이 많아 부담이 되는 암호화 과정은 별도의 하드웨어 처리기를 필요로 한다. SEED 회로가 다른 논리 블록들과 함께 하나의 칩에 집적되기 위해서는 적정한 성능을 유지하면서도 면적 요구량이 최소화되는 설계가 되어야 한다. 그러나, 표준안 사양의 구조대로 그대로 구현할 경우 저가의 FPGA에 수용하기에는 면적 요구량이 지나치게 커지게 되는 문제점이 있다. 따라서, 본 논문에서는 면적이 큰 연산 모듈의 공유를 최대화하고 최근 시판되는 FPGA 칩의 특성들을 설계에 반영하여 저가의 FPGA 하나로 SEED와 주변 회로들을 구현할 수 있도록 설계하였다. 본 논문의 설계는 Xilinx 사의 저가 칩인 Spartan-II 계열의 XC2S100 시리즈 칩을 대상으로 구현하였을 때, 65%의 면적을 차지하면서 66Mpbs 이상의 throughput을 내는 결과를 얻었다. 이러한 성능은 작은 면적을 사용하면서도 목표로 하는 소형 내장형 시스템에서 사용하기에 충분한 성능이다.

• 대한전자공학회논문지SP
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• 제48권3호
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• pp.62-70
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• 2011

CFA(Color Filter Array)를 사용하는 이미지 센서에서는 컬러정보를 획득하기 위해 디모자이킹 과정을 거치게 된다. 이상적인 컬러특성을 갖는 이미지센서에 적용되는 디모자이킹 방식은 실제로 이미지센서에 바로 적용할 경우 올바른 동작을 장담할 수 없는데, 이는 센서마다 그 특성이 다르기 때문이다. 따라서 디모자이킹 알고리즘을 적용할 때에는 각 센서의 특성에 따라서 다르게 적용이 되어야만 한다. 본 논문에서는 Honeycomb CFA방식을 사용하는 CCD 이미지 센서에서 사용되는 디모자이킹 알고리즘을 제안하고, 실제 이미지 센서(CBN385B)의 컬러특성을 고려하여 필터의 계수를 보정함으로써 개선된 성능을 갖는 디모자이킹 알고리즘을 제안한다. 또한 디모자이킹 알고리즘을 하드웨어로 구현하여 그 성능을 비교한다. 제안한 알고리즘을 검증하기 위한 방법으로 전체 ISP시스템을 구현 했으며, 성능을 확인할 지표로 알고리즘 자체성능은 PSNR로 이미지센서의 필터특성의 적용의 결과는 RGB분포도를 이용하였다. 결과적으로 기존의 방법에 비해 PSNR 값이 4~8dB 증가하였으며, 실제 이미지센서(CBN385B)에서 Red 성분으로 편중된 현상도 제거하였다. 또한 하드웨어 설계를 통해 소프트웨어적인 연산의 복잡성을 해결하였으며 검증을 위해 Spartan-3E FPGA가 사용되었다. 총 게이트 수는 45K개이며 25 frame/sec의 속도를 보였다.

• 전기전자학회논문지
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• 제24권3호
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• pp.901-908
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• 2020

몽고메리 모듈러 역원 연산을 확장 가능형 하드웨어로 구현하기 위한 방법에 대해 기술한다. 제안되는 확장 가능형 구조는 워드 (32-비트) 단위로 연산을 수행하는 처리요소의 1차원 배열 구조를 가지며, 사용되는 처리요소의 개수에 따라 성능과 하드웨어 크기를 조절할 수 있다. 설계된 확장 가능형 몽고메리 모듈러 역원기를 Spartan-6 FPGA 소자에 구현하여 하드웨어 동작을 검증하였다. 설계된 역원기를 180-nm CMOS 표준 셀로 합성한 결과, 사용되는 처리요소의 개수 1~10에 따라 동작 주파수는 167~131 MHz, 게이트 수는 60,000~91,000 GEs (gate equivalents)로 평가되었다. 256 비트 모듈러 역원 연산의 경우, 처리요소의 개수 1~10에 따라 평균 18.7~118.2 Mbps의 연산성능을 갖는 것으로 예측되었다. 제안된 확장 가능형 모듈러 역원 연산기는 사용되는 처리요소의 개수에 따라 연산성능과 게이트 수 사이에 교환조건이 성립하며, 따라서 응용분야에서 요구되는 연산성능과 하드웨어 요구량에 최적화된 모듈러 역원 연산회로를 구현할 수 있다.

• 전기전자학회논문지
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• 제24권1호
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• pp.25-32
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• 2020

본 논문에서는 OLED 패널에 영상을 디스플레이 하면서 패널 불량 검사 및 광학 측정을 이용하여 색 좌표 및 휘도를 보상할 수 있는 OLED 패널 테스트를 위한 영상 발생기를 제안한다. 제안된 영상 발생기는 영상 발생 과정과 광학 측정을 이용한 색 좌표 및 휘도를 보상하는 과정 등의 2가지 과정으로 구성된다. 영상 발생 과정은 패널을 구동하기 위한 패널의 정보를 셋팅하고, 패널 정보에 맞게 영상 발생기의 출력 셋팅을 조절하여 영상을 출력한다. 영상의 출력 형태는 디지털 RGB 방식으로 구성된다. 영상발생기 내부의 패턴 발생 알고리즘은 패널의 해상도에 맞게 동기 신호를 기준으로 24비트 데이터 라인에 색데이터를 전송하는 방식으로 칼라 및 그레이 계열 영상 데이터를 출력한다. 광학 측정을 이용한 색 좌표 및 휘도를 보상하는 과정은 영상 발생기에서 영상을 OLED 패널에 출력하고, 광학 모듈로 측정한 색 좌표 및 휘도 데이터를 기준 데이터보다 차이나는 부분을 보상한다. 본 논문에서 제안된 OLED 패널 테스트를 위한 영상 발생기의 정확성을 평가하기 위해서 Xilinx 사의 Spartan 6 계열의 XC6SLX25-FG484 FPGA를 사용하였고 설계 툴은 ISE 14.5를 사용하였다. 영상 발생 과정의 출력은 오실로스코프를 이용한 디지털 RGB 출력에 대하여 목표로 한 설정 값과 시뮬레이션 결과 값이 일치함을 확인 할 수 있었다. 광학 측정을 이용한 색 좌표 및 휘도를 보상한 데이터는 패널 제조업체에서 제시한 오차율 이내의 정확도를 나타내었다.

• 전기전자학회논문지
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• 제19권2호
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• pp.168-175
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• 2015

본 논문은 잔상효과를 이용해서 동영상 표출이 가능한 회전형 LED 전광판을 위한 FPGA 설계 기법을 제안한다. 제안된 기법은 역감마 보정과 오차 확산 방식을 이용한 데이터 보정 과정, 블록 인터리빙 과정, 데이터 시리얼 출력 과정 등의 3가지 과정으로 구성된다. 역감마 보정과 오차 확산 방식을 이용한 데이터 보정 과정은 영상 데이터를 선형 휘도 특성으로 변환하기 위한 역감마 보정과 역감마 보정에 의해 발생하는 저계조 휘도 감소 현상을 줄이기 위해 오차 확산 방식을 이용한 영상 데이터를 보정하는 단계이다. 영상 데이터 블록 인터리빙 과정은 가로열로 입력되는 프레임의 데이터를 입력순서에 맞추어 저장한 후, 세로열에 해당하는 데이터만을 읽어내는 단계이다. 데이터 시리얼 출력 과정은 고속으로 회전하는 LED Bar에 표출해야 할 데이터를 전송하기 위해서 회전 위치에 해당하는 병렬 데이터를 시리얼로 변환하여 LED Driver IC에 전송하는 단계이다. 제안된 FPGA 설계 기법의 정확성을 평가하기 위해서 FPGA는 Xilinx 사의 Spartan 6 계열의 XC6SLX45-FG484를 사용하였고 설계 툴은 ISE 14.5를 사용하였다. 역감마 및 오차확산 보정작업에 대한 정확한 동작, 블록 메모리 인터리빙 동작, 영상 데이터의 시리얼화 동작 등에 대하여 목표로 한 설정값과 시뮬레이션 결과값이 일치함을 확인 할 수 있었다.

• 한국정보통신학회논문지
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• 제13권9호
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• pp.1803-1810
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• 2009

본 논문은 OFDM을 사용하는 DVB-T 시스템에서 발생하는 IQ 불평형 오류를 추정하고 보상하는 문제를 Matlab으로 성능 평가하고, 이 중 IQ 불평형 오류 추정 보상 회로 부분을 Xilinx의 System Generator를 이용하여 FPGA로 설계 구현하여 성능을 비교 평가한 것이다. 모의실험 결과, Matlab 결과와 System Generator 결과 모두 IQ 불평형 오류가 우수하게 추정 보상됨을 확인하였으며, 또한 구현한 FPGA의 성능을 평가하기 위해 Hardware co-simulation 과정을 통해 Xilinx Sparta3 xc3s1000 fg676-4 target Device에 로딩하고, 타이밍 해석과 resource량도 확인함으로서 성능을 검증하였다.

• Journal of Power Electronics
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• 제15권3호
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• pp.670-684
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• 2015

The hybrid cascaded multilevel inverter (HCMLI) is a popular converter topology that is being increasingly used in high power medium voltage drives. The intricacy of the control technique for a HCMLI increases with the number of levels and due to fluctuating dc voltages. This paper presents a novel offline quadrant search based space vector modulation technique to synthesize a sinusoidal output from a dispersed pattern of voltage vectors due to different voltages in the auxiliary unit. Such an investigation has never been reported in the literature and it is being attempted for the first time. The method suggested distributes the voltage vectors for a reduced total harmonic distortion at minimal computation. In addition, the proposed algorithm determines the maximum modulation index in the linear modulation range in order to synthesize a sinusoidal output for both normal and abnormal vector patterns. It is better suited for a wide range of practical applications. It is particularly well suited for renewable source fed inverters which utilize large capacitor banks to maintain the dc link, which are prone to such slow fluctuations. The proposed quadrant search space vector modulation technique is simulated using MATLAB/SIMULINK and implemented using a Nexys-2 Spartan-3E FPGA for a developed prototype.

• ETRI Journal
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• 제30권2호
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• pp.227-237
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• 2008

In this paper, an algorithm that provides absolute and proportional differentiation of packet delays is proposed with the objective of enhancing quality of service in future packet networks. It features an adaptive scheme that adjusts the target delay for every time slot to compensate the deviation from the target delay, which is caused by prediction error on the traffic to arrive at the next time slot. It predicts the traffic to arrive at the beginning of a time slot and measures the actual arrived traffic at the end of the time slot. The difference between them is utilized by the delay control operation for the next time slot to offset it. Because the proposed algorithm compensates the prediction error continuously, it shows superior adaptability to bursty traffic and exponential traffic. Through simulations we demonstrate that the algorithm meets the quantitative delay bounds and is robust to traffic fluctuation in comparison with the conventional non-adaptive mechanism. The algorithm is implemented with VHDL on a Xilinx Spartan XC3S1500 FPGA, and the performance is verified under the test board based on the XPC860P CPU.