• E2M - 전기 전자와 첨단 소재
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• 제12권9호
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• pp.57-63
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• 1999

SOI 구조의 MOSFET은 제조공정이 상대적으로 간단하며 CMOS 래치 업 현상이 일어나지 않고, soft error에 의한 회로의 오동작 가능성이 매우 낮은 이외에도 낮은 기생 정전용량 및 누설전류 특성을 가지므로 0.1 미크론 이하의 소자를 제작하는데 적합하여 저전압, 초고속 VLSI 설계에 적합한 소자로 각광받고 있다. 본고에서는 새로운 구조의 SOI MOSFET 구조들의 특성과 장, 단점을 검토하고 나아가 BJT(Bipolar Junction Transistor) 및 기타 소자들을 SOI 구조로 제작한 결과에 대해 간단히 검토함으로써 1999년 현재 SOI 기술의 현황을 소개하고자 한다.

• 센서학회지
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• 제1권2호
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• pp.131-145
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• 1992

본 논문은 SOI트랜스듀서 및 회로를 위해, Si 직접접합과 M-C국부연마법에 의한 박막SOI구조의 형성 공정을 기술한다. 또한, 이러한 박막SOI의 전기적 및 압저항효과 특성들을 SOI MOSFET와 cantilever빔으로 각각 조사했으며, bulk Si에 상당한다는 것이 확인되었다. 한편, SOI구조를 이용한 두 종류의 압력트랜스듀서를 제작 및 평가했다. SOI구조의 절연층을 압저항의 유전체분리층으로 이용한 압력트랜스듀서의 경우, $-20^{\circ}C$에서 $350^{\circ}C$의 온도범위에 있어서 감도 및 offset전압의 변화는 자각 -0.2% 및 +0.15%이하였다. 한편, 절연층을 etch-stop막으로 이용한 압력트랜스듀서에 있어서의 감도변화를 ${\pm}2.3%$의 표준편차 이내로 제어할 수 있다. 이러한 결과들로부터 개발된 SDB공정으로 제작된 SOI구조는 집적화마이크로트랜스듀서 및 회로개발에 많은 장점을 제공할 것이다.

• 센서학회지
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• 제11권1호
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• pp.54-59
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• 2002

본 논문은 Si기판 직접접합기술과 전기화학적 식각정지를 이용하여 마이크로 시스템용 매몰 공동을 갖는 SOI 구조물의 일괄제조에 대한 새로운 공정기술에 관한 것이다. 저비용의 전기화학적 식각정지법으로 SOI의 정확한 두께를 제어하였다. 핸들링 기판 위에서 Si 이방성 습식식각으로 공동을 제조하였다. 산화막을 갖는 두 장의 Si기판을 직접접합한 후, 고온 열처리($1000^{\circ}C$, 60분)를 시행하고 전기화학적 식각정지로 매몰 공동을 갖는 SDB SOI 구조를 박막화하였다. 제조된 SDB SOI 구조물 표면의 거칠기는 래핑과 폴리싱에 의한 기계적인 방법보다도 우수했다. 매몰 공동을 갖는 SDB SOI 구조는 새로운 마이크로 센서와 마이크로 엑츄에이터에 대단히 효과적이며 다양한 응용이 가능한 기판으로 사용될 것이다.

• 센서학회지
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• 제3권1호
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• pp.5-11
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• 1994

본 논문은 실리콘기판 직접접합기술과 에피택샬 성장법으로 각각 형성한 SOI구조, 즉 Si/$SiO_{2}$/Si 및 Si/$Al_{2}O_{3}$/Si 상에 제작한 압저항형 압력센서의 특성을 기술한다. SOI구조의 절연층을 압저항의 유전체 분리막으로 이용한 압력센서는 $300^{\circ}C$ 까지 사용 가능했다. SOI구조의 절연층을 박막 실리콘 다아어프램 형성시 에칭 중지막으로 이용한 경우, 제작된 압력센서의 200개 소자들에 대한 압력감도의 변화는 ${\pm}2.3%$ 이내로 제어 가능했다. 더구나 실리콘 기판 직접접합기술과 에피택샬 성장법의 결합으로 형성한 더불 SOI구조($Si/Al_{2}O_{3}/Si/SiO_{2}/Si$)상에 제작된 압력센서는 고온분위기에서 사용 가능할 뿐만 아니라 고분해 능력을 갖는 특성을 보였다.

• 전자공학회논문지
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• 제52권10호
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• pp.64-69
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• 2015

본 연구에서는 실제적 구조를 가지는 bulk와 SOI FinFET에서의 self-heating 효과를 3차원 TCAD 전산모사를 통하여 분석하였다. 기존 연구들에서와 마찬가지로 self-heating 효과에 의해 나타나는 정적인 구동전류의 감소는 SOI FinFET에서 bulk FinFET보다 더 심각함을 보여주고 있다.. 그러나 고속의 logic 동작 및 실제적 구조를 감안하면 SOI FinFET에서의 동적 self-heating 효과는 bulk FinFET과 큰 차이가 없음을 강조한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.216-216
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• 2010

Floating gate를 이용한 플래시 메모리와 달리 질화막을 트랩 저장층으로 이용한 silicon-oxide-silicon nitride-oxide silicon (SONOS) 구조의 플래시 메모리 소자는 동작 전압이 낮고, 공정과정이 간단하며 비례 축소가 용이하여 고집적화하는데 유리하다. 그러나 SONOS 구조의 플래시 메모리소자는 비례 축소함에 따라 단 채널 효과와 펀치스루 현상이 커지는 문제점이 있다. 비례축소 할 때 발생하는 문제점을 해결하기 위해 플래시 메모리 소자를 FinFET과 같이 구조를 변화하는 연구는 활발히 진행되고 있으나, 플래시 메모리 소자를 제작하는 기판의 변화에 따른 메모리 소자의 전기적 특성 변화에 대한 연구는 많이 진행되지 않았다. 본 연구에서는 silicon-on insulator (SOI) 기판의 유무에 따른 멀티비트를 구현하기 위한 듀얼 게이트 가진 SONOS 구조를 가진 플래시 메모리 소자의 subthreshold 전압 영역에서의 전기적 특성 변화를 조사 하였다. 게이트 사이의 간격이 감소함에 따라 SOI 기판이 있을 때와 없을 때의 전류-전압 특성을 TCAD Simulation을 사용하여 계산하였다. 전류-전압 특성곡선에서 subthreshold swing을 계산하여 비교하므로 SONOS 구조의 플래시 메모리 소자에서 SOI 기판을 사용한 메모리 소자가 SOI 기판을 사용하지 않은 메모리 소자보다 단채널효과와 subthreshold swing이 감소하였다. 비례 축소에 따라 SOI 기판을 사용한 메모리 소자에서 단채널 효과와 subthreshold swing이 감소하는 비율이 증가하였다.

• ETRI Journal
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• 제9권1호
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• pp.146-157
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• 1987

SOI(Silicon-On-Insulator)는 차세대 VLSI 구조로서 최근 중요한 연구개발 대상이 되고 있다. SOI의 제조기술을 크게 recrystallization, ELO, FIPOS 및 SIMOX로 나누고 이들 각 기술에 대한 고찰을 하였다. 향후 전반적인 SOI 제조기술 개발방향은 SOI면적 확장 및 결함 감소를 위한 것이 될 것이다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 C
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• pp.1549-1551
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• 2002

현재 게이트 길이가 100nm 이하의 MOSFET 소자를 구현할 때 가장 대두되는 문제인 short channel effect를 억제하는 방법으로 제안된 소자 중 하나가 double gate (DG) silicon-on-insulator (SOI) MOSFET이다. 그러나 DG SOI MOSFET는 두 게이트간의 align과 threshold voltage control 문제가 있다. 본 논문에서는 DG SOI MOSFET에서 이상적으로 게이트가 align된 구조와 back 게이트가 front 게이트보다 긴 non-align된 구조가 subthreshold 동작 영역에서 impact ionization에 미치는 영향에 대해 시뮬레이션을 통하여 비교 분석하였다. 그 결과 게이트가 이상적으로 align된 구조보다 back 게이트가 front 게이트보다 긴 non-align된 구조가 게이트와 드레인이 overlap된 영역에서 impact ionization이 증가하였으며 게이트가 각각 n+ 폴리실리콘과 p+ 폴리실리콘을 가진 소자에서 두 게이트가 같은 work function을 가진 소자보다 높은 impact generation rate을 가짐을 알 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.130-130
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• 2011

최근 반도체 메모리 산업의 발전과 동시에 발생되는 문제들을 극복하기 위한 새로운 기술들이 요구되고 있다. DRAM (dynamic random access memory) 의 경우, 소자의 크기가 수십 나노미터 영역으로 줄어들면서, 단채널 효과에 의한 누설전류와 소비전력의 증가 등이 문제가 되고 있다. 하나의 캐패시터와 하나의 트랜지스터로 구성된 기존의 DRAM은, 소자의 집적화가 진행 되어 가면서 정보저장 능력이 감소하는 것을 개선하기 위해, 복잡한 구조의 캐패시터 영역을 요구한다. 이에 반해 하나의 트랜지스터로 구성되어 있는 1T-DRAM의 경우, 캐패시터 영역이 없는 구조적인 이점과, SOI (silicon-on-insulator) 구조의 기판을 사용함으로써 뛰어난 전기적 절연 특성과 기생 정전용량의 감소, 그리고 기존 CMOS (complementary metal oxide semiconductor) 공정과의 호환성이 장점이다. 또한 새로운 물질 혹은 구조를 적용하여, 개선된 전기적 특성을 통해 1T-DRAM의 메모리 특성을 향상 시킬 수 있다. 본 연구에서는, SOI와 SGOI (silicon-germanium-on-insulator) 및 sSOI (strained-si-on-insulator) 기판을 사용한 MOSFET을 통해, strain 효과에 의한 전기적 특성 및 메모리 특성을 평가 하였다. 그 결과 strained-Si층과 relaxed-SiGe층간의 tensile strain에 의한 캐리어 이동도의 증가를 통해, 개선된 전기적 특성 및 메모리 특성을 확인하였다. 또한 채널층의 결함이 적은 sSOI 기판을 사용한 1T-DRAM에서 가장 뛰어난 특성을 보였다.

• 전자공학회논문지D
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• 제35D권12호
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• pp.48-52
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• 1998

본 논문에서는 SOI 기판 위에 새롭게 제안된 측면 채널과 나노 점을 갖는 나노 구조의 기억소자를 제작하였다. Top-silicon의 측면이 채널영역이 되고 나노 점이 이 채널 영역의 위에 반응성 이온 식각(RIE)에 의해 형성되는 구조를 가지는 이 소자는 측면 채널(edge channel)의 너비가 SOI기판의 열산화에 의해 얇아진 top-silicon의 두께에 의해 결정되고, 나노 점의 크기는 반응성 이온 식각(RIE) 및 전자선 직접 묘화에 의해 결정된다. 제작된 나노 구조 소자의 I/sub d/-V/sub d/, I/sub d/-V/sub g/ 특성 및 -20V에서 +14V까지의 게이트 전압 영역에서 문턱전압의 변화 범위가 약 1V정도 되는 기억소자의 특성을 얻었다.