• 한국정보과학회논문지:시스템및이론
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• 제35권6호
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• pp.293-303
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• 2008

컴퓨팅 환경이 무선과 휴대용 시스템으로 변화하면서, 전력효율이 점점 중요해지고 있다. 특히 내장형 시스템일 경우에 더욱 그러한데 이중 메모리에서 소모되는 전력이 전체 전력소모의 두 번째 큰 요소가 되고 있다. 메모리 시스템에서의 전력소모를 줄이기 위해서 SDRAM의 저전력 모드를 활용할 수 있다. RDRAM의 경우 냅모드(nap mode)는 액티브 모드(active mode)의 5%이하의 전력만을 소모한다. 하지만 하드웨어 컨트롤러는 운영체제가 협조하지 않으면 이 기능을 효율적으로 활용하지 못한다. 이 논문에서는 SDRAM의 액티브 유닛(active unit)의 수를 최소화하는 방법에 초점을 맞춘다. 운영체제는 참조되지 않는 메모리를 저전력 모드에 놓음으로써 최소한의 유닛들만을 액티브 모드에 놓은 상태로 프로그램이 수행될 수 있도록 피지컬(physical) 페이지들을 할당한다. 이것은 PAVM(Power Aware Virtual Memory) 연구의 일반화된 시스템 전반에 대한 연구라고 할 수 있다. 우리는 모든 피지컬 메모리를 고려하고 있으며, 특히 평균적으로 전체 메모리의 절반을 사용하는 버퍼 캐시를 고려하고 있다. 버퍼 캐시의 용량과 그 중요성 때문에 PAVM 방식은 버퍼 캐시를 고려하지 않고는 완전한 해법이 되지 못한다. 이 논문에서 우리는 메모리의 사용처를 분석하고 저전력 페이지 할당 정책을 제안한다. 특히 프로세스의 주소공간에 매핑(mapping)된 페이지들과 버퍼 캐시가 고려된다. 이 두 종류의 페이지들간의 상호작용과 그 관계를 분석하고 저전력을 위해 이러한 관계를 이용한다.

• 한국정보통신학회논문지
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• 제11권8호
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• pp.1424-1433
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• 2007

본 논문에서 는 하드웨어의 구현을 위해 수정된 CGH(Computer Generated Hologram) 알고리즘을 바탕으로 디지털 홀로그램을 생성할 수 있는 하드웨어 구조를 제안하고 FPGA(Field Programmable Gate Array)를 기반으로 구현하고자 한다. 먼저 CGH 알고리즘을 분석 한 후에 디지털 홀로그램을 효율적으로 연산할 수 있는 CGH 셀 (cell)의 구조를 제안하고 CGH 셀의 확장을 통해서 CGH 커널 (kernel)을 구현한다. 그리고 최종적으로 CGH 커널과 SDRAM Controller, DMA 등의 블록들을 결합하여 CGH 프로세서를 구현한다. 제안한 구조는 CGH 커널 내 CGH 셀의 단순한 추가를 통해서 성능을 비례적으로 증가시킬 수 있다. 이는 CGH 셀들이 독립적으로 동작하기 때문이다. 제안한 하드웨어는 Xilinx의 XC2VP70 FPGA를 이 용하여 구현하였고 200 MHz의 동작속도에서 40,000개의 광원으로 구성된 3차원 객체를 0.205초에 $1,280{\times}1,024$크기 의 홀로그램으로 생성 할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(4)
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• pp.105-108
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• 2001

This paper proposed an efficient memory scheduling method (E$^2$M$^2$) by which the real-time image compression using 2-dimensional discrete wavelet transform(2-D DWT) is possible in an FPGA chip. In this paper, we assumed that the 2-D DWT was performed as the Mallat-tree. After the memory mapping method was proved in software, the memory controller was designed for an commercial SDRAM IC.

• 한국정보통신학회논문지
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• 제14권2호
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• pp.445-452
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• 2010

본 논문에서는 Full 하드웨어 기반 베이스라인 프로파일 레벨 3 규격 H.264 인코더 코덱에서 사용할 수 있는 Direct Memory Access (DMA) 제어기를 설계하였다. 설계한 모듈은 CMOS Image Sensor(CIS)로부터 영상을 입력 받아 메모리에 저장한 후 인코더 코덱 모듈의 동작에 맞춰 원영상과 참조영상을 각각 한 매크로블록씩 메모리로부터 읽어서 공급하거나 저장하며, DMA 제어기의 한 매크로블록씩 처리하는데 478 cycle을 소요한다. 설계한 구조를 검증하기 위해 JM 9.4와 호환되는 Reference Encoder C를 개발하였으며, Encoder C로부터 Test Vector를 추출하여 설계한 회로를 검증하였다. 제안한 DMAC 제어기의 Cycle은 Xilinx MIG를 사용한 Cycle 보다 40%의 감소를 나타내었다.

• 한국정보통신학회논문지
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• 제15권12호
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• pp.2632-2640
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• 2011

본 논문은 다수의 프로세싱 유닛의 데이터 처리할 수 있는 메모리 제어기를 설계하였다. 메모리 제어기는 마스터 중재기에 의해 마스터들의 요구 신호를 받아 순서에 맞추어서 데이터 충돌 없이 메모리에 전송하는 역할을 한다. 구현된 메모리 제어기는 마스터 인터페이스, 마스터 중재기, 메모리 인터페이스, 메모리 가속기로 구성된다. 제안한 메모리 제어기는 VHDL을 이용하여 설계하였고, 삼성의 메모리 모델을 이용하여 동작을 검증하였다. FPGA 합성 및 검증을 위해서는 ATERA사의 Quartus II를 이용하였고, 구현된 하드웨어는 Cyclone II 칩을 사용하였다. 시뮬레이션을 위해서는 Cadence사의 ModelSim을 이용하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
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• pp.211-214
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• 2003

현재 VOD 의 구현 방식은 PC기반을 이용하여 구현되고 있는데 이 VOD를 PC기반이 아닌 Embedded System으로 구현하는 연구를 수행하였다. 이 시스템의 OS는 WindowsCE.net을 이용하였으며, x86코어를 내장한 Sc1200(National사의 Geode제품군)을 CPU로 사용하였고, 메모리는 128 MByte SDRAM을 사용하였다. 그 외에 영상 데이터의 처리를 위하여 Mpeg Decoder를 사용하였고, Internet 망을 이용하기 위한 Ethernet Controller를 이용하였다. 그리고 소프트웨어를 저장하기 위한 저장메모리가 3가지 가 있는데, BIOS를 위한 Boot ROM과 WindowsCE Kernel을 저장하고 있는 Flash Memory, 그리고 나머지 기타 환경을 저장하기위한 Disk On Chip이 3가지가 저장메모리이다. 이 시스템의 영상출력부는 컴포지트(Composite), 컴포넌트(Com ponent), S-Video가 있으며 이들 중 1가지를 선택하여 TV에 연결하여 동작 되도록 하였다. 실제 구현은 시스템 개발에 필요한 BIOS, WinodwsCE.net Porting, DeviceDriver와 동작 확인에 필요한 간단한 Application 제작하였으며, 영상 Play는 WindowsCE.net에 포함되어있는 Window Media Player를 이용하였다. 따라서, 본 논문은 현재 PC에서 구현되고 있는 VOD 서비스의 단점들인 불필요한 마우스와 키보드 조작, PC와 TV의 연결 시 해상도 호환 문제등 을 보완하고자 Embedded System의 형태로 바꾸어 손쉽게 TV와 연결하여 사용할 수 있도록 구현하는데 의의가 있다고 할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2008년도 하계종합학술대회
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• pp.527-528
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• 2008

In this paper, several cases of multi-shared bus architecture are discussed and in order to decrease the bridge latency, the architecture introducing a memory decoder is proposed. Finally, a LCD controller using DMA master is integrated in this bus architecture that is verified due to RTL simulation and FPGA board test. DMA, LCD line buffer and SDRAM controller are normally operated in the timing simulation using ModelSim tool, and the LCD image is confirmed in the real FPGA board containing LCD panel.

• 대한전자공학회논문지SD
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• 제47권4호
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• pp.1-6
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• 2010

정지해 있는 물체가 디스플레이 될 때는 상이 선명하지만 움직이는 물체가 디스플레이 될 때는 물체의 가장자리가 번져 보이는 Motion Blur현상이 일어난다. 이러한 문제점을 개선하기 위하여 본 논문에서는 XUP Virtex-II Pro Development System을 이용하여 Virtex-II Pro XUP XC2VP30 보드에 Motion Blur를 줄이는 Overdrive 기술을 구성하는 것을 목표로 하였다. 구현된 플랫폼은 하드웨어 IP로 구현하였으며 어플리케이션 및 모델 데이터 인터페이스는 소프트웨어에서 처리하도록 하였다. 본 설계에서는 임의의 동영상 모델을 이용하여 동영상의 이동 속도(Pixel/Frame)에 따른 Blur의 정도와 기존의 Overdrive를 제어하였을 경우 발생하는 역잔상을 개선하였고, 동영상에서 보다 선명한 화질이 구현될 수 있음 보여주었다.

• 전기전자학회논문지
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• 제18권2호
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• pp.282-290
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• 2014

본 논문은 1인승 전기차량의 임베디드 전동 제어장치 설계를 제안하였다. 제안된 임베디드 장치는 PIC18F8720 프로세서, 16Mb flash ROM, 32Mb SDRAM과 신호처리회로로 설계되었다. 제안된 1인승 전기차량은 4KW 인휠 BLDCM, $180^{\circ}$ 도통 공간 벡터제어 3상 전압형 인버터, PID 속도제어기와 전동제어 장치와 임베디드 제어장치로 구성된다. 이 1인승 전기차량은 역 3륜 형태의 기계적인 구조를 가지고 있으며, 인휠 BLDCM과 틸팅 기능을 가지는 조향 메카니즘이 적용되었다. 또한 제안된 임베디드 전동제어장치의 성능은 PEV에 대한 Lab 실험과 도로 주행시험을 통하여 검증하였다.

• 전자공학회논문지
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• 제50권5호
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• pp.83-93
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• 2013

최근 영상처리 응용의 일환으로 객체 추적 시스템에 많이 활용되는 SURF 알고리즘의 경우 영상의 회전 및 크기 변화에 강인한 특이점을 추출한다는 특징이 있지만 연산이 복잡하고 연산량이 많아 임베디드 환경에서 IP로 사용되기 위해서는 하드웨어 가속기 개발이 필수적이다. 하지만 이 때 요구되는 내부 메모리 사이즈가 매우 크기 때문에 ASIC이나 SoC 시스템으로 개발 할 때 칩 회로 사이즈가 커서 IP의 가치를 떨어뜨리게 된다. 본 논문에서는 하드웨어 가속기 개발 시 회로면적에 효율적인 설계를 위해 내부 블록메모리 사용량을 줄이고 외부 메모리와 DMA를 사용하여 세분화된 Sub-IP 구조로 설계하는 것에 대해 연구하고 간단한 객체 추적 알고리즘을 개발하여 그 결과를 적용하였다. ARM Cortex-M0, AHB-lite, APB, DMA, SDRAM Controller로 구성된 시스템 환경에서 실험 결과 VGA(640x480)영상에서 SURF 알고리즘의 처리속도는 약 31frame/sec, 블록 메모리의 크기는 81Kbytes, 30nm 공정에서 회로의 크기는 약 74만 게이트 크기로 SoC 칩의 하드웨어 IP로 활용이 가능하였다. SURF와 비슷한 영상처리 알고리즘에서도 본 논문에서 제안하는 설계방법을 적용하면 타겟 어플리케이션에 효율적인 하드웨어 설계를 할 수 있을 것으로 기대된다.