• 한국항행학회논문지
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• 제12권2호
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• pp.122-131
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• 2008

본 논문에서는 마이크로스트립 헤어핀 형태의 링 공진기를 이용하여 저위상 잡음을 개선한 소형화된 S 대역에 사용가능한 발진기를 설계 및 제작하였다. 기판은 고조파 특성이 우수한 유전율 ${\varepsilon}_r$=3.5 기판두께 h=20mil 금속두께 t=17um 손실 탄젠트 $tan{\delta}$=0.0025 인 TACONIC사의 RF-35를 사용하였다. 측정된 결과 발진 주파수는 2.45 GHz에서 출력전력은 20.9 dBm으로서 기존의 발진기에 비하여 상당히 높은 출력을 얻었고, 위상 잡음 특성은 100 kHz offset에서 -100.5 dBc/Hz 로서 기존의 발진기 성능과 비교하면 우수한 특성이 있음을 확인할 수 있었고, 고조파 억압 특성은 32 dBc 이상으로서 우수한 특성을 갖는 발진기임을 보여주었다. 본 논문에서 제안된 발진기의 형태를 이용하여 RFIC, MIC, MMIC 형태로 제작한다면 발진기를 소형화할 수 있을 것이며, 이 제작된 발진기는 S-밴드의 주파수원으로 이용 가능할 수 있을 것으로 사료된다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1988년도 추계학술발표회 논문집
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• pp.66-68
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• 1988

• 한국소프트웨어감정평가학회 논문지
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• 제15권1호
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• pp.103-107
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• 2019

최근 저전력 고속 디지털 데이터 통신을 구현 하기위해 많은 기술들이 개발되고 있는 추세이며 듀티사이클 보정에 관련된 기술도 그중 하나이다. 본 논문에서는 전압제어 링 발전기용 저-면적 듀티사이클 보정 회로를 제안하였다. 듀티사이클 보정 회로는 전압제어 링 발진기의 180도 위상차이를 이용하여 듀티사이클을 보정하는 회로이며, 제안된 저-면적 듀티사이클 회로는 기존의 플립플롭을 TSPC(True Single Phase Clocking) 플립플롭으로 변경하여 회로를 구성하였고 이로 인하여 저-면적 고성능 회로를 구현하였다. 일반적인 플립플롭을 대신하여 TSPC플립플롭을 사용하여 기존 회로 대비 저-면적으로 회로 구현이 가능하며 고속 동작에 용이하여 저-전력용 고성능 회로에 활용될 것으로 기대된다.

• 전자공학회논문지
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• 제51권2호
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• pp.19-22
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• 2014

본 논문에서는 메타구조기반의 double split ring resonator (DSRR) 구조의 공진기를 이용한 Ku대역에서 낮은 위상 잡음 특성을 갖는 발진기를 제안하였다. 제안한 공진기는 대역저지 특성을 가지며 14.67 GHz에서 $S_{11}$은 -0.25 dB, $S_{21}$은 -44.59 dB를 나타내었다. 제안한 메타구조 기반의 공진기를 이용하여 설계한 발진기의 낮은 위상잡음 특성을 확인하였다. 제안한 메타구조 기반의 공진기를 적용한 발진기는 14.67 GHz에서 1차 발진이 일어나고, 100 kHz offset에서 -130.63 dBc의 낮은 위상잡음 특성과 출력전력 2.03 dBm, -36.04 dBc의 고조파 특성을 나타내었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.484-494
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• 2014

We describe a digitally controlled oscillator (DCO) which compensates the frequency variations for process, voltage, and temperature (PVT) variations with an accuracy of ${\pm}2.6%$ at 2.5 GHz. The DCO includes an 8 phase current-controlled ring oscillator, a digitally controlled current source (DCCS), a process and temperature (PT)-counteracting voltage regulator, and a bias current generator. The DCO operates at a center frequency of 2.5 GHz with a wide tuning range of 2.2 GHz to 3.0 GHz. At 2.8 GHz, the DCO achieves a phase noise of -112 dBc/Hz at 10 MHz offset. When it is implemented in an all-digital phase-locked loop (ADPLL), the ADPLL exhibits an RMS jitter of 8.9 ps and a peak to peak jitter of 77.5 ps. The proposed DCO and ADPLL are fabricated in 65 nm CMOS technology with supply voltages of 2.5 V and 1.0 V, respectively.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권3호
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• pp.153-159
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• 2009

A CMOS frequency synthesizer for $5{\sim}6$ GHz UNII-band sub-harmonic direct-conversion receiver has been developed. For quadrature down-conversion with sub-harmonic mixing, octa-phase local oscillator (LO) signals are generated by an integer-N type phase-locked loop (PLL) frequency synthesizer. The complex timing issue of feedback divider of the PLL with large division ratio is solved by using multimodulus prescaler. Phase noise of the local oscillator signal is improved by employing the ring-type LC-tank oscillator and switching its tail current source. Implemented in a $0.18{\mu}m$ CMOS technology, the phase noise of the LO signal is lower than -80 dBc/Hz and -113 dBc/Hz at 100 kHz and 1MHz offset, respect-tively. The measured reference spur is lower than -70 dBc and the power consumption is 40 m W from a 1.8 V supply voltage.

• 한국전자통신학회논문지
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• 제9권10호
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• pp.1175-1180
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• 2014

본 논문에서는 발진기의 위상잡음을 개선하고 MMIC(Monolithic Microwave Integrated Circuit)에 적용 가능하도록 설계된 분리된 링형 DGS(Defected Ground Structure)공진기를 제안한다. 이것은 평면형 공진기로서 소형화 설계가 용이하고 상대적으로 높은 Q 값을 갖는다. 공진기를 이용하여 초고주파 발진기를 설계할 때 공진기의 등가 파라미터를 모델링하는 것이 필요하다. 본 논문에서는 발진기의 설계에 필요한 공진기의 등가회로 파라미터를 공진기의 측정된 특성 값으로부터 수식적으로 계산하는 방법을 나타내었다. 방법을 검증하기 위해 공진주파수가 5.8 GHz인 링형 DGS 공진기를 제작하여 특성을 측정하고 등가 파라미터를 계산하였고, 이 결과를 ADS 도구를 이용하여 시뮬레이션한 결과와 비교하여 일치함을 보였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 D
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• pp.3181-3183
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• 2000

As the fact that the simple data of text and sound in early year have been changed to be high quality images and sounds. PLL(Phase-Locked Loop) system plays an important role in communication system. VCO(Voltage Controlled Oscillator) is the most important part in PLL system because it can have critical effects on operation of PLL. Recently, it has been raised the necessity of high speed and high accuracy circuit application. In this paper, a new differential voltage clamped VCO using negative-skewed path is suggested. Using a dual-delay scheme to implement the VCO, higher operation frequency and wider tuning are achieved simultaneously. The dual-delay scheme means that both the negative skewed delay paths and the normal delay paths exist in the same ring oscillator. The negative skewed delay paths decrease the unit delay time of the ring oscillator below the single inverter delay time. As a result, higher operation frequency can be obtained. The whole characteristics of VCO are simulated by using HSPICE. Simulation results show that the resulting operating frequencies are 50% higher than those obtainable from the conventional approaches.

• IEIE Transactions on Smart Processing and Computing
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• 제4권3호
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• pp.149-151
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• 2015

Coupling with a ring of capacitors introduces in-phase coupling current in multi-stage LC oscillators, increasing coupling strength and phase spacing accuracy. Capacitive coupling is effective at high-frequency applications because it increases coupling strength with the operating frequency. However, capacitive loading from the ring lowers operating frequency and reduces the tuning range. Mathematical expressions of phase noise and phase spacing accuracy with capacitive coupling are examined here, and transistor-level simulations confirm the effectiveness of the capacitive coupling.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.485-487
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• 2006

This paper describes a frequency synthesizer designed in a $0.25{\mu}m$ CMOS technology for using local oscillators for the IF stages. The design is focused mainly on low-power characteristics. A simple ring-oscillator based VCO is used, where a single control signal can be used for variable resistors. The designed PLL includes all building blocks for elimination of external components, other than the crystal, and its operating frequency can be programmed by external data. It operates in the frequency range of 250MHz to 800MHz and consumes l.08mA at 500MHz from a 2.5V supply. The measured phase noise is -85dBc/Hz in-band and -105dBc/Hz at 1MHz offset. The die area is $1.09mm^2$