• 정보처리학회논문지C
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• 제12C권3호
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• pp.323-330
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• 2005

버퍼 오버플로우 공격은 가장 흔하고 위협적인 취약점 중의 하나이다. 최근 이러한 버퍼 오버플로우 공격을 막기 위하여 많은 연구가 이루어지고 있으나 실행시 발생하는 오버헤드 때문에 이를 적용하는 문제가 있다. 본 논문은 이진코드 형태의 파일에서 사용자 정의 함수를 변환하여 리턴 주소의 복사본을 스택의 특정 구역에 저장하고 공격 위험이 있는 문자열 함수를 재작성하고, 재작성된 함수 종료시 리턴 주소와 복사된 리턴 주소의 비교와 ebp 레지스터 값의 비교를 통해 오버플로우 공격을 탐지하는 방법을 제안한다.

• 한국통신학회논문지
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• 제26권10B호
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• pp.1482-1490
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• 2001

디지털 통신 시스템 및 신호처리 회로의 핵심 연산블록으로 사용될 수 있는 복소수 승산기 코어의 파라미터화된 소프트 IP (Intellectual Property)를 설계하였다. 승산기는 응용분야에 따라 요구되는 비트 수가 매우 다양하므로, 승산기 코어 IP는 비트 수를 파라미터화하여 설계하는 것이 필요하다. 본 논문에서는 복소수 승산기의 비트 수를 파라미터화 함으로써 사용자의 필요에 따라 승수와 피승수를 8-b∼24-b 범위에서 2-b 단위로 선택하여 사용할 수 있도록 하였으며, GUI 환경의 코어 생성기 PCMUL_GEN는 지정된 비트 크기를 갖는 복소수 승산기의 VHDL 모델을 생성한다. 복소수 승산기 코어 IP는 redundant binary (RB) 수치계와 본 논문에서 제안하는 새로운 radix-4 Booth 인코딩/디코딩 회로를 적용하여 설계되었으며, 이를 통해 기존의 방식보다 단순화된 내부 구조와 고속/저전력 특성을 갖는다. 설계된 IP는 Xilinx FPGA로 구현하여 기능을 검증하였다.

• 전자공학회논문지C
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• 제34C권8호
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• pp.39-48
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• 1997

The fast redundancy identification is required to perform an efficient test pattern genration. Due to the reconvergent fanouts which make the dependency among objectives and the fault propagation blocking, there may exist redundnat faults in the cirucit. This paper presents the isomorphism identification and the pseudo dominator algorithms which are useful to identify redundant faults in combinational circuits. The isomorphism identification algorithm determines whether mandatory objectives required for fault detection cannot be simultaneously satisfied from primary input assignments or not using binary decision diagrma. The pseudo dominator algorithm determines whether faults propagation is possible or not by considering all paths at a given fanout node. Several experiments using ISCAS 85 benchmark circuits demonstrate the efficiency and practicability of the algorithms.

• 대한전기학회논문지:시스템및제어부문D
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• 제49권8호
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• pp.491-494
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• 2000

A scheme is proposed for measuring similarities between the binary pulse signals in the pulse-code modulation using the Integra-Normalizer. The Integra-Normalizer provides a better interpretation of the relationship between the pulse signals by removing redundant codes, which maps all possible observed signals to one of the codes to be received with relative similarities between each pair of compared signals. The proposed method provides better error tolerance than L2 metric, such as Hamming distance, since the distances between pulse signals are measured not useful for the time-delay detection in the pulse-code modulation.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.438-441
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• 2004

Image binarization using a global threshold value [3] performs at high speed, but usually results in undesired binary images when the source images are of poor quality. In such cases, adaptive local thresholding algorithms [1][2][3] are used to obtain better results, and the algorithm proposed by A.E.Savekis which chooses local threshold using fore­ground and background clustering [1] is one of the best thresholding algorithms. However, this algorithm runs slowly due to its re-computing threshold value of each central pixel in a local window MxM. In this paper, we present a dynamic programming approach for the step of calculating local threshold value that reduces many redundant computations and improves the execution speed significantly. Experiments show that our proposal improvement runs more ten times faster than the original algorithm.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1999년도 추계종합학술대회
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• pp.534-537
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• 1999

This paper describes a design of pipelined adaptive decision-feedback equalizer (PADFE) for high bit-rate wireless digital communication systems. To enhance the throughput rate of ADFE, two pipeline stages are inserted into the critical path of ADFE by using delayed least-mean-square (DLMS) algorithm. Redundant binary (RB) arithmetic is applied to all the data processing of ADFE including filter laps and coefficient update blocks. When compared with conventional methods based on two's complement arithmetic, the proposed approach reduces arithmetic complexity, as well as results in a very simple complex-valued filter structure, thus suitable for VLSI implementation. The design parameters (filter tap, coefficient and internal bit-width, etc.) and equalization performance (bit error rate, convergence speed, etc.) are analyzed by algorithm-level simulation using COSSAP. The PADFE was designed using VHDL and Synopsys, and mapped into two ALTERA FLEX10k100 FPGAs.

• 한국멀티미디어학회논문지
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• 제21권11호
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• pp.1237-1243
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• 2018

In the HDTV video codec, conventional the padding method of DEPA(DTV essential padding area) region is aimed at minimizing the redundant information to be transmitted. This article propose a method to transmit additional data by using DEPA region. The proposed method is effective for the channel and storage because it can reduce the amount of bits while preventing deterioration of image quality by inserting binary gray image blocks into the DEPA region. Additionally this algorithm can be used in various fields because it conforms to the standards of MPEG-2, ATSC, and DVB encoders.

• 전자공학회논문지C
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• 제36C권9호
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• pp.76-84
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• 1999

Shaprio가 발표한 EZW에서는 한 대역의 부(父)계수가 유사방향의 인접 고주파대역에 4개의 자(子)계수들과 부자관계를 구성하는 고정트리를 기반으로 한다. 이러한 고정트리는 대역간의 계층적 상관관계를 고찰하는데는 적합할 수 있으나, 4개의 계수가 하나의 $2{\times}2$의 블록단위로 처리되기 때문에 대역내 인접계수들간에 존재하는 공간적 상관관계를 고찰하기에는 부적합하다. 이러한 대역간의 계층적 상관관계와 대역내의 공간적 상관관계의 동시에 고찰하기 위하여 가변트리가 제안되었다. 그러나 가변트리는 웨이블렛 계수들을 표현하는데 있어, 고정트리에 비해 많은 심볼들을 필요로 한다. 반면 심볼당 정보량(entropy)이 낮아지는 결과를 가져오기 때문에 고정트리에 비해 압축성능을 향상시킨다. 본 논문에서는 가변트리로 인한 심볼 수의 증가를 억제하는 두 가지 기법ㅂ을 제안한다. 첫째, 무효계수에 대한 불필요한 스캔을 억제하기 위하여 각각의 유효 부계수에 대하여 유효 자계수의 소유여부를 미리 알려주는 1비트의 탐사비트(probing bit)를 발생시킨다. 둘째, 대역에 따라 필요로 하는 심볼 알파벳이 다르다는데 근거하여 대역별 특성을 고려한 심볼세트를 새로이 정의한다. 이러한 두 가지의 기법에 의하여 발생하는 심볼의 수는 상당히 줄어들게 되고, 출력된 심볼들은 추가 엔트로피코딩을 하지 않고 그대로 전송되더라도 비교적 좋은 압축결과를 가져올 수 있다. 가변트리와 심볼수의 억제기법에 의하여 변형된 EZW 부호화 방식은 적응산술부호화기를 포함한 모드와 포함하지 않은 모드의 두 가지 형태에서 제안된다. 본 논문에서 제안하는 부호화방식은 가변트리와 심볼발생억제 방식을 EZW에 적용시켜 성능향상을 꾀하며, 적용되어진 EZW와의 성능비교를 통하여 이러한 제안방식의 유효성을 점검해 본다.

• 전자공학회논문지
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• 제51권9호
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• pp.67-74
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• 2014

본 논문은 멤리스터-CMOS 기반의 잉여 이진 부호화 자리수 (RBSD) 가산기를 제안한다. 기존의 RBSD 가산기는 리플 캐리 가산기에 비해 큰 면적을 차지한다. 또한 처리하는 비트 수가 적을 때 연산 속도가 느린 단점이 있다. 제안된 RBSD 가산기는 기존 RBSD 가산기의 단점을 보완하기 위해 멤리스터-CMOS 회로를 사용한다. 제안된 멤리스터-CMOS 기반의 RBSD 가산기는 기존 RBSD 가산기에 비해 단위 셀 면적이 45% 감소하였고, 지연시간이 24% 감소하였다. 제안된 멤리스터-CMOS 기반의 RBSD 가산기의 구현으로 인해 RBSD 가산기의 장점이 더욱 부각되고, 대용량 회로에서 더 큰 이득을 얻는다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2000년도 춘계종합학술대회
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• pp.465-469
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• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기 (pipelined adaptive decision- feedback equalizer; PADFE)를 0.25-$\mu\textrm{m}$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS (delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary (RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate (BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 1.96$\times$1.35-mm$^{2}$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 안전하게 동작할 수 있을 것으로 예상되며, 평균 전력소모는 약 890-mW이다.