• 한국정보과학회논문지:시스템및이론
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• 제34권10호
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• pp.467-473
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• 2007

데이타 전송이 전력 소비 중 가장 많은 부분을 차지하는 멀티미디어 모바일 시스템에서 전력감지 설계는 가장 중요한 분야 중 하나이다. 이 논문에서는 H.264/AVC의 MC(움직임 보정)에서 데이터 전송을 감소시킴으로써 전력 소비를 줄이는 새로운 구조를 제안한다. 이러한 목적으로 성능 저하 혹은 시스템의 지연 없이 MC(Motion Compensation) IP(Intellectual Property)에 효과적으로 접목되는 재구성 가능한 마이크로 아키텍처를 제안한다. 하나 또는 두 1/2 보간법과 한 평균법으로 이루어진 이전 1/4 보간법 공식은 메모리 접근을 줄이고 시스템 효율성을 유지하는 다른 수행 제어 형식을 가지도록 새로이 설계되었다. 모의 시험의 결과로써, MC 모듈에서 이전 방법을 사용했을 때 데이타 전송으로 인해 일어나는 전력 소모의 87%가 제안된 방법을 이용해서 줄어든 것을 보여준다.

• 한국항공우주학회지
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• 제45권9호
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• pp.711-723
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• 2017

본 연구에서는 재형상 특성을 지닌 유기적 비행 어레이의 비행 제어 시스템 설계에 대한 내용을 제안하였다. 단일 덕티드팬의 결합과 분리를 기반으로 구성되는 유기적 비행어레이는 주어진 임무나 주변 상황에 대해 유기적으로 어레이 형상을 변화시킬 수 있는 장점을 가진다. 이와 더불어 덕티드팬 비행체 기반이기 때문에 호버링이 가능하여 실내 정찰, 통신 중계, 레이더 재밍과 같은 미션에 유용하게 사용 된다. 비행 어레이의 동역학모델링은 단일 덕티드팬 비행체의 동역학 모델을 기반으로 구성되며, 비선형 제어기법을 적용하기 위해 어파인 형태의 동역학 식에 대한 유도를 수행한다. 비행체 자세 제어를 위해 Backstepping 제어기법을 적용하였으며 PID 제어기법을 통해 위치 제어 루프를 구현한다. 또한 수치 시뮬레이션을 통해 제안 된 제어기가 주어진 상황에서 충분한 성능을 보이는지를 검증하였다.

• 정보처리학회논문지A
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• 제12A권5호
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• pp.451-460
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• 2005

본 논문은 ffGA상에서 에너지 효율이 높은 데이터 경로 설계 방법론을 제안한다. 에너지, 처리시간, 그리고 면적간의 트레이드오프를 이해하기 위하여, 도메인 특성 모델링, coarse-grained 성능평가, 설계공간 조사, 그리고 로우-레벨 시뮬레이션 과정들을 통합한다. 도메인 특성 모델링 기술은 도메인의 특성에 따른 시스템 전체의 에너지 모에 영향을 미치는 여러 가지 구성요소와 파라미터들을 식별함으로써 하이-레벨 모델을 명시한다. 도메인이란 주어진 어플리케이션 커널의 알고리즘에 대응하는 아키텍쳐 패밀리이다. 하이-레벨 모델 또한 에너지, 처리시간 그리고 면적을 예측하는 함수들로 구성되어 트레이드오프 분석을 용이하게 한다. 설계 공간 조사(DSE)는 도메인에 명시된 설계 공간을 분석하여 설계 셋을 선택하도록 한다. 로우-레벨 시뮬레이션은 설계 공간 조사(DSE)에 의해 선택된 설계와 최종 선택된 설계의 정확한 성능평가를 위하여 사용된다. 본 논문에서 제안한 설계 방법은 매트릭스 곱셈에 대응하는 알고리즘과 아키텍쳐 패밀리를 사용한다. 제안된 방법에 의해 검증된 설계는 에너지, 처리시간과 면적간의 트레이드오프를 보인다. 제안된 설계 방법의 효율성을 보이기 위하여 Xilinx에서 제공되는 매트릭스 곱셈 커널과 비교하였다. 성능 비교 메트릭으로 평균 전력 밀도(E/AT)와 에너지 대 (면적 x 처리시간)비를 사용하였다. 다양한 문제의 크기에 대하여 Xilinx설계들과 비교하였을 때 제안한 설계 방법이 전력밀도(E/AT)에서 평균 $25\%$우수하였다. 또한 본 논문에 제안한 설계의 방법을 MILAN 프레임워크를 이용하여 구현하였다.

• 방송공학회논문지
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• 제21권5호
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• pp.803-815
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• 2016

이 논문에서는 GNSS(global navigation satellite system) 신호를 RF(radio frequency) 대역에서 표본화하여 디지털 영역에서 복조하는 직접 RF 표본화 수신기를 설계하고 그 성능을 살펴보고자 한다. 직접 RF 표본화 방식은 IF(intermediate frequency) 대역에서 AD(analog to digital) 변환을 하고 복조하는 기존의 IF 변환 방식과 다르게, 아날로그 믹서(mixer)를 전혀 사용하지 않고 안테나 출력인 통과대역 신호를 직접 AD 변환하여 이후의 수신기의 모든 과정을 디지털 영역에서 처리하는 기술이다. IF 변환 방식과 비교하면 하드웨어 구조가 덜 복잡하고 전송환경 변화에 따른 재구성이 가능하며 하나의 AD 변환기를 사용하여 여러 대역의 신호를 동시에 변환할 수 있다는 장점이 있다. 이와 같은 재구성 기능과 동시 수신 기능은 특정 대역의 신호가 적으로부터 전파방해를 받았을 때 후속시스템으로의 빠른 전환이 필요한 군용 시스템에서 매우 중요한 역할을 한다. 한편 여러 대역의 신호를 한 번에 AD 변환하려면 수신하고자 하는 신호의 반송파 주파수, 대역폭, 표본화 후의 중간주파수 그리고 보호 대역 등을 고려하여 표본화 주파수를 정하는 것이 중요하다. 이 논문에서는 GPS L1, GLONASS G1 및 G2 등의 GNSS 신호를 동시에 수신할 수 있는 표본화 주파수를 선택하고 이를 적용한 직접 RF 표본화 수신기를 설계한다. 또한 설계한 수신기를 상용 AD 변환기와 소프트웨어를 사용하여 구현한 후 실제 신호의 수신시험을 통해 수신 성능을 살펴본다.

• 한국지능시스템학회논문지
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• 제8권5호
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• pp.83-97
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• 1998

본 논문은 저비용이면서 정확한 제어를 수행하는 새로운 퍼지 제어기의 VHDL 설계 및 FPGA 구현을 자동적으로 수행하는 통합 개발환경(IDE : Integrated Development Environment)을 다룬다. 이를 위해 FLC의 자동 설계 및 구현의전 과정을 하나의 환경 내에서 개발 가능하게 하는 퍼지 제어기 자동 설계 및 구현 시스템(FLC Automatic Design and Implementations Station : FADIS)을 개발하였는데 이 시스템은 다음 기능을 포함한다. (1) 원하는 퍼지 제어기의 설계 파라메터를 입력받아 이로부터 FLC를 구성하는 각 모듈의 VHDL 코드를 자동적으로 생성한다. (2) 생성된 각 모듈의 VHDL 코드가 원하는 동작을 수행하는지를 Synopsys사의 VHDL Simulator상에서 시뮬레이션을 수행한다. (3) Synopsys사의 FPGA Compiler에 의해 VHDL 코드를 합성하여 FLC의 각 구성 모듈을 얻는다. (4) 합성된 모듈은 Xilinx사의 XactStep 6.0에 의해 최적화 및 배치, 배선이 이루어진다. (5) 얻어진 Xilinx rawbit파일은 VCC사의 r2h에 의해 C언어의 header파일 형태의 하드웨어 object 로 변환된다. (6) 하드웨어 object를 포함하는 응용 제어 프로그램의 실행파일을 재구성 가능한 FPGA시스템 상에 다운로드한다. (7) 구현된 FLC의 동작 과정은 구현된 FLC와 제어 target사이의 상호통신에 의해 모니터링한다. 트럭 후진 주차 제어에 사용하는 퍼지 제어기 설계 및 구현의 전 과정을 FADIS상에서 수행하여 FADIS가 완전하게 동작하는지를 확인하였으며, FCL를 FPGA상에 구현함에 따른 제어 시간의단축을 다른 구현의 경우와 비교하였다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.76-84
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• 2009

본 논문에서는 교육적 활용과 어플리케이션 개발에 응용 가능한 SoC 플랫폼을 제안한다. 플랫폼 하드웨어는 OpenRISC 프로세서, 범용 입출력장치, 범용 직렬 인터페이스, 디버그 인터페이스, VGA/LCD 제어기 등의 주변장치와 온 칩 SRAM 및 WISHBONE 인터커넥터로 구성되며 전체 합성 가능하도록 설계 되었다. 모든 하드웨어 구조는 재구성 가능하여 매우 유연한 구조로 되어있다. 또한 개발된 SoC 플랫폼의 하드웨어/소프트웨어 디버깅과 플랫폼 상에서 구현될 소프트웨어 개발을 위해 컴파일러, 어셈블러, 디버거, 운영체제 등의 SW 개발환경이 구현 및 검증되었다. 설계된 IP와 SoC는 Verilog HDL로 기술된 테스트벤치를 이용한 모듈 수준 기능검증, 최상위 블록 수준 기능검증, ISS를 이용한 구조적, 명령어 수준 검증, FPGA 프로토타입을 이용한 시스템 수준 에뮬레이션 방법을 통해 검증되었다. 검증된 플랫폼을 이용한 멀티미디어 SoC를 Magnachip 0.18 um CMOS 라이브러리를 이용하여 ASIC으로 구현하여 91MHz의 클록 주파수에서 동작을 확인하였다.

• 한국군사과학기술학회지
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• 제26권1호
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• pp.91-101
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• 2023

Modeling and Simulation(M&S) technology has been widely used to solve constraints such as time, space, safety, and cost when we implement the same development and test environments as real warfare environments to develop, test, and evaluate weapon systems for the last several decades. The integration and test environments employed for development and test & evaluation are required to provide Live Virtual Construction(LVC) simulation environments for carrying out requirement analysis, design, integration, test and verification. Additionally, they are needed to provide computing environments which are possible to reconfigure computing resources and software components easily according to test configuration changes, and to run legacy software components independently on specific hardware and software environments. In this paper, an Integration Test and Simulation for Engagement Control(ITSEC) bed using a bare-metal virtualization mechanism is proposed to meet the above test and simulation requirements, and it is applied and implemented for an air missile defense system. The engagement simulation experiment results conducted on air and missile defense environments demonstrate that the proposed bed is a sufficiently cost-effective and feasible solution to reconfigure and expand application software and computing resources in accordance with various integration and test environments.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 춘계학술발표대회
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• pp.113-116
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• 2011

최근 IT 기술의 급격한 발전으로 개인정보, 환경 등 다양한 정보를 수시로 수집 및 관리하면서 사용자가 원할시 즉각적인 정보서비스를 제공하고 있다. 그러나 유 무선상의 데이터 전송은 정보의 도청, 메시지의 위 변조 및 재사용, DoS(Denial of Service)등 외부의 공격으로부터 쉽게 노출된다. 이러한 외부 공격은 개인 프라이버시를 포함한 정보서비스 시스템 전반에 치명적인 손실을 야기 시킬 수 있기 때문에 정보보호 시스템의 필요성은 갈수록 그 중요성이 부각되고 있다. 현재까지 정보보호 시스템은 소프트웨어(S/W), 하드웨어(ASIC), FPGA(Field Progr- ammable Array) 디바이스를 이용하여 구현되었으며, 각각의 구현방법은 여러 가지 문제점이 있으며 그에 따른 해결방법이 제시되고 있다. 본 논문에서는 다양한 환경에서의 정보보호 서비스를 제공하기 위한 재구성형 SoC 구조를 제안한다. 제안된 SoC는 비밀키 암호알고리즘(AES), 암호학적 해쉬(SHA-256), 공개키 암호알고리즘(ECC)을 수행 할 수 있으며, 마스터 콘트롤러에 의해 제어된다. 또한 정보보호 시스템이 요구하는 다양한 제약조건(속도, 면적, 안전성, 유연성)을 만족하기 위해 S/W, ASIC, FPGA 디바이스의 모든 장점을 최대한 활용하였으며, MCU와의 효율적인 통신을 위한 I/O 인터페이스를 제안한다. 따라서 제안된 정보보호 시스템은 기존의 시스템보다 다양한 정보보호 알고리즘을 지원할 뿐만 아니라 속도 및 면적에 있어 상충 관계를 개선하였기 때문에 저비용 응용뿐만 아니라 고속 통신 장비 시스템에도 적용이 가능하다.

• 한국산학기술학회논문지
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• 제18권1호
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• pp.21-31
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• 2017

본 논문에서는 Zynq SoC 플랫폼을 사용하여 노이즈 영상의 경계선 검출 및 노이즈 감소를 위한 부분 재구성 시스템을 설계한다. 실시간 1080p 영상 시퀀스의 처리를 위한 높은 연산량을 제공하기 위해 재구성이 가능한 Programmable Logic 영역을 사용하고 하드웨어 필터를 구현한다. 또한 하드웨어 필터들은 부분 재구성 가능한 영역을 활용한 자동 재구성 기능을 통해 제한된 환경의 임베디드 시스템에서 더욱 더 효과적으로 하드웨어 자원 활용을 가능하게 한다. 주어진 한계점을 넘는 잡음을 포함한 입력 영상의 경우 적응적 노이즈 제거를 위한 필터링 연산을 하드웨어에 자동 재구성하여 수행함으로써 제안된 시스템은 향상된 경계선 검출 결과를 보여 주고 있다. 제안 하는 시스템을 사용하여 영상 시퀀스의 잡음 밀도에 따라 영상 처리 필터의 bitstream이 스스로 재구성 되었을 때 경계선 검출의 정확도에 대한 결과가 향상된 것을 (14~20배 PFOM) 구현 결과에서 보여 준다. 또한, ZyCAP을 사용하여 구현 한 경우 2.1배 빠르게 부분 재구성함을 확인하였다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1993년도 Fifth International Fuzzy Systems Association World Congress 93
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• pp.975-976
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• 1993

This talk presents the overview of the author's research and development activities on fuzzy inference hardware. We involved it with two distinct approaches. The first approach is to use application specific integrated circuits (ASIC) technology. The fuzzy inference method is directly implemented in silicon. The second approach, which is in its preliminary stage, is to use more conventional microprocessor architecture. Here, we use a quantitative technique used by designer of reduced instruction set computer (RISC) to modify an architecture of a microprocessor. In the ASIC approach, we implemented the most widely used fuzzy inference mechanism directly on silicon. The mechanism is beaded on a max-min compositional rule of inference, and Mandami's method of fuzzy implication. The two VLSI fuzzy inference chips are designed, fabricated, and fully tested. Both used a full-custom CMOS technology. The second and more claborate chip was designed at the University of North Carolina(U C) in cooperation with MCNC. Both VLSI chips had muliple datapaths for rule digital fuzzy inference chips had multiple datapaths for rule evaluation, and they executed multiple fuzzy if-then rules in parallel. The AT & T chip is the first digital fuzzy inference chip in the world. It ran with a 20 MHz clock cycle and achieved an approximately 80.000 Fuzzy Logical inferences Per Second (FLIPS). It stored and executed 16 fuzzy if-then rules. Since it was designed as a proof of concept prototype chip, it had minimal amount of peripheral logic for system integration. UNC/MCNC chip consists of 688,131 transistors of which 476,160 are used for RAM memory. It ran with a 10 MHz clock cycle. The chip has a 3-staged pipeline and initiates a computation of new inference every 64 cycle. This chip achieved an approximately 160,000 FLIPS. The new architecture have the following important improvements from the AT & T chip: Programmable rule set memory (RAM). On-chip fuzzification operation by a table lookup method. On-chip defuzzification operation by a centroid method. Reconfigurable architecture for processing two rule formats. RAM/datapath redundancy for higher yield It can store and execute 51 if-then rule of the following format: IF A and B and C and D Then Do E, and Then Do F. With this format, the chip takes four inputs and produces two outputs. By software reconfiguration, it can store and execute 102 if-then rules of the following simpler format using the same datapath: IF A and B Then Do E. With this format the chip takes two inputs and produces one outputs. We have built two VME-bus board systems based on this chip for Oak Ridge National Laboratory (ORNL). The board is now installed in a robot at ORNL. Researchers uses this board for experiment in autonomous robot navigation. The Fuzzy Logic system board places the Fuzzy chip into a VMEbus environment. High level C language functions hide the operational details of the board from the applications programme . The programmer treats rule memories and fuzzification function memories as local structures passed as parameters to the C functions. ASIC fuzzy inference hardware is extremely fast, but they are limited in generality. Many aspects of the design are limited or fixed. We have proposed to designing a are limited or fixed. We have proposed to designing a fuzzy information processor as an application specific processor using a quantitative approach. The quantitative approach was developed by RISC designers. In effect, we are interested in evaluating the effectiveness of a specialized RISC processor for fuzzy information processing. As the first step, we measured the possible speed-up of a fuzzy inference program based on if-then rules by an introduction of specialized instructions, i.e., min and max instructions. The minimum and maximum operations are heavily used in fuzzy logic applications as fuzzy intersection and union. We performed measurements using a MIPS R3000 as a base micropro essor. The initial result is encouraging. We can achieve as high as a 2.5 increase in inference speed if the R3000 had min and max instructions. Also, they are useful for speeding up other fuzzy operations such as bounded product and bounded sum. The embedded processor's main task is to control some device or process. It usually runs a single or a embedded processer to create an embedded processor for fuzzy control is very effective. Table I shows the measured speed of the inference by a MIPS R3000 microprocessor, a fictitious MIPS R3000 microprocessor with min and max instructions, and a UNC/MCNC ASIC fuzzy inference chip. The software that used on microprocessors is a simulator of the ASIC chip. The first row is the computation time in seconds of 6000 inferences using 51 rules where each fuzzy set is represented by an array of 64 elements. The second row is the time required to perform a single inference. The last row is the fuzzy logical inferences per second (FLIPS) measured for ach device. There is a large gap in run time between the ASIC and software approaches even if we resort to a specialized fuzzy microprocessor. As for design time and cost, these two approaches represent two extremes. An ASIC approach is extremely expensive. It is, therefore, an important research topic to design a specialized computing architecture for fuzzy applications that falls between these two extremes both in run time and design time/cost. TABLEI INFERENCE TIME BY 51 RULES {{{{Time }}{{MIPS R3000 }}{{ASIC }}{{Regular }}{{With min/mix }}{{6000 inference 1 inference FLIPS }}{{125s 20.8ms 48 }}{{49s 8.2ms 122 }}{{0.0038s 6.4㎲ 156,250 }} }}