• 한국콘텐츠학회논문지
• /
• 제7권9호
• /
• pp.81-88
• /
• 2007

최근 Mobile을 이용한 컨텐츠 및 정보제공은 일반 대중들에게 보편화 되고 있다. 이미 모바일 환경은 단순 '휴대용 전화 시장' 이상의 의미를 가지고 있으며 특히 정보를 탐색하고 선택하는 도구로서 컨텐츠를 활용하는 소비자가 늘고 있다. 특히 소비자의 욕구의 다양화는 Hardware와 Software, 미디어, 컨텐츠의 개발과 컨버젼스를 가속화 시키고 있다. 관광정보는 관광상품에 대한 정보로서 관광객이 관광의사결정을 하는데 필요한 정보를 말한다. 이러한 정보가 밀착형 미디어인 모바일을 이용하여 제공되는 방안들이 제시되고 있다. 그리고 최근의 모바일 기술의 페러다임은 하드웨어적인 컨버젼스와 위치기반 서비스측면의 인텔리젼트 기준점, RTLS, 또한 이를 응용한 디지털 콘텐츠에 초점이 맞춰지고 있다. 본 연구에서는 모바일 관광정보를 이해하고 이를 제공하는 시스템의 구현을 상기한 기술 중 RTLS와 2D바코드를 활용한 Pinpoint 관광정보 제공 시스템을 제안하며, 이를 경영학적 관점에서의 비용 효용성 측면과 효과를 중심으로 논의하고자 한다.

• 한국정보통신학회논문지
• /
• 제16권12호
• /
• pp.2731-2740
• /
• 2012

ASIC(application specific integrated circuit) 과정은 칩을 제작하기 위한 다양한 기술들의 집합이다. 일반적으로 RTL 설계, 합성, 배치 및 배선, 저전력 기법, 클록 트리 합성, 및 테스트와 같은 대표적인 과정들에 대해서는 많은 연구가 진행 되었고, 지금도 많은 연구가 진행 중이다. 본 논문에서는 이러한 ASIC 방법론에서 전력 플랜과 관련하여 경험적이고 실험적인 전력 스트랩 배선(power strap routing) 방법 기법에 대해서 제안하고자 한다. 먼저 수직 VDD 및 VSS와 수평 VDD 및 VSS를 위한 스트랩의 배선을 수행하고, 이 과정에서 발생하는 문제를 해결하기 위한 기법을 제안한다. 배선 가이드를 생성해서 의도하지 않는 배선을 방지하고, 차후를 위해서 배선 가이드에 대한 정보를 저장한다. 다음으로 불필요한 전력 스트랩을 제거하고, 매크로 핀에 대해 미리 배선을 수행한다. 마지막으로 배선 가이드를 이용하여 최종적인 전력 스트랩 배선을 완료한다. 이러한 과정을 통해서 전력 스트랩이 효율적으로 배선되는 것을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제43권10호
• /
• pp.68-73
• /
• 2006

본 논문에서는 SoC(System On a Chip)의 효율적인 설계와 빠른 검증을 위해서 Active-HDL과 Matlab의 Simulink를 연동하여 HDL, SystemC 및 알고리즘 레벨의 추상화를 동시에 통합하여 시뮬레이션 할 수 있는 방법론을 제시하고, 이를 이용한 다채널 스피커의 직렬연결 기법을 설계 및 구현하였다. 구현은 ARM 프로세서와 Xilinx Virtex4 FPGA를 기반으로 하고 AMBA 버스를 사용하여 연동하는 SoC Master 보드 상에서 이루어졌다. 이러한 방법은 하드웨어 부분의 RTL 코드를 IP화하여 소프트웨어 부분과 동시에 검증 할 수 있는 장점을 가지고 있으며 직렬 연결 스피커 시스템과 같이 많은 신호처리를 하는 부분에서 쉽고 빠르게 설계를 진행할 수 있음을 보였다.

• 대한전자공학회논문지SD
• /
• 제45권8호
• /
• pp.54-60
• /
• 2008

버스 아키텍처는 통신 전송을 만드는 마스터, 전송을 응답받는 슬레이브, 마스터를 선택하는 아비터, 그리고 버스를 연결해 주는 브리지 등으로 구성되어 있다. 이것은 최근에 좀 더 복잡해지고 있으며, 다중버스 아키텍처로 발전하고 있다. 본 논문에서는 여러 다중 shared bus 구조에 대해 논의해 보고 브리지의 레이턴시를 줄이기 위해서 메모리 셀렉터를 도입한 구조를 제안하였다. 마지막으로 이 버스구조에 DMA 마스터를 사용하는 LCD 컨트롤러를 집적하였으며, RTL 시뮬레이션과 FPGA 보드 테스트를 통하여 검증하였다. ModelSim 툴을 이용한 타이밍 시뮬레이션에서 DMA, LCD 라인버퍼, SDRAM 컨트롤러 등이 정상적으로 동작되었으며, LCD 패널이 장착된 실제 FPGA 보드에서 LCD 이미지를 확인하였다.

• 대한전자공학회논문지SD
• /
• 제46권2호
• /
• pp.85-92
• /
• 2009

본 논문은 시스톨릭 어레이와 덧셈기 트리를 조합한 하이브리드 구조를 갖는 MPEG-4 인코더용 전역 탐색 블록 정합 움직임 추정 회로를 제안한다. 제안된 회로는 적은 수의 클럭 싸이클로 움직임 추정을 할 수 있도록 시스톨릭 어레이를 활용하고, 필요한 회로 자원을 줄이기 위해서 덧셈기 트리를 활용한다. 1/2화소 움직임 추정을 위한 보간 회로는 6개의 덧셈기, 4개의 뺄셈기, 10개의 레지스터로 구성하였으며, 자원 공유 및 효율적인 스케줄링 기법을 통하여 성능을 향상시켰다. 정수화소 및 1/2 화소를 위한 움직임 추정 회로를 Verilog HDL을 사용하여 RTL에서 설계하였다. 130nm 표준 셀 라이브러리를 사용하여 합성한 논리 수준 회로는 218,257 게이트로 구성되었으며, D1($720{\times}480$) 이미지를 초당 94장 처리할 수 있다.

• 전자공학회논문지CI
• /
• 제41권4호
• /
• pp.31-39
• /
• 2004

현재 ARM7 TDMI 마이크로프로세서는 소프트웨어 루틴들의 반복 알고리듬을 사용하여 정수 나눗셈 연산을 처리하고 있어 많은 명령어 수와 긴 수행 시간을 갖는다. 본 논문은 ARM7 TDMI 마이크로프로세서의 연산기능 중 구현되지 않은 정수 나눗셈 연산 기능을 제안하였다. 이를 위해 부호 없는 정수 나눗셈 명령어인 ‘UDIV’명령어와 부호 있는 정수 나눗셈 명령어인 ‘SDIV’ 명령어를 새로 정의하였으며, 명령어들의 수행하기 위해 ARM7 TDMI 마이크로프로세서의 데이터 패스에 나눗셈 알고리듬을 적용하였다. 적용한 나눗셈 알고리듬은 비복원 알고리듬이며, 기존의 데이터 패스를 최대한 이용하여 추가되는 하드웨어 유닛을 최대한 줄였다. 제안된 방법을 검증하기 위하여 HDL(Hardware Description Language)을 이용하여 RTL(Register Transfer Level)에서 설계하여 시뮬레이션 하였으며, 현재 ARM7 TDMI 마이크로프로세서의 정수 나눗셈 연산 처리 방법과 제안된 구조에서의 정수 나눗셈 연산 처리 방법을 수행 시간과 수행 명령어 수 측면에서 비교하였으며, 기존의 논문에서 제안한 정수 나눗셈기와 수행 시간과 추가되는 하드웨어 면적을 비교하였다.

• 대한전자공학회논문지SD
• /
• 제39권5호
• /
• pp.74-86
• /
• 2002

본 논문은 결정 궤환 구조를 갖는 차동 위상 검출기의 고속 데이터 처리를 위한 VLSI 구조를 제안한다. 기존 차동 위상 검출 방식의 낮은 BER 성능을 극복하기 위해 DF-DPD, DPD-RGPR, DFDPD-SA 등의 다중 심볼 검출 방식이 제시되었다. 이러한 검출 방식들은 참조 위상으로 사용되는 이전 심볼에서의 잡음 효과를 작게 하기 위하여 검출된 위상을 궤환시키는 구조를 갖고 있다. 하지만, 검출된 위상을 궤환시키는 작용은 데이터 처리 속도를 기존의 차동 위상 검출기보다 느리게 한다. 본 논문에서는 결정 궤환 구조를 갖는 차동 위상 검출기가 기존의 차동 위상 검출 방식처럼 고속으로 데이터를 처리할 수 있는 VLSI 구조를 제안하였다. 제안된 구조는 'M-1' 번째 과정에서 'M' 번째 과정을 미리 계산하는 선계산(pre-calculation) 방식과 'M-1'번째 과정에서 예견 위상들을 궤환시키는 선결정 궤환(pre-decision feedback) 방식을 갖는다. 본 논문에서 제안된 구조는 VHDL(Very-high-speed-IC Hardware Description Language)를 사용하여 RTL(Register Transfer Level)로 구현되었다. 시뮬레이션 결과, 제안된 구조는 고속으로 데이터를 처리함을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제39권6호
• /
• pp.59-68
• /
• 2002

본 논문에서는 블록 효과(blocking effect)가 없고, 압축성능 또한 높아 영상압축을 포함한 여러 응용 분야에서 널리 사용되고 있는 2차원 이산 웨이블렛 변환(DWT, Discrete Wavelet Transform) 필터를 설계하였다. 필터로는 4개의 필터 탭을 갖는 Two-channel QMF(Quadrature Mirror Filter) PR(Perfect Reconstruction) Lattice 필터를 사용하였다. 제안된 DWT 아키텍쳐는 단순하지만 효과적인 스케줄링 기법을 이용하여 설계되어 최소의 하드웨어(곱셈기, 덧셈기, 레지스터 등)로 구성되었고, 이 아키텍쳐에 두 개의 연속적인 입력이 동시에 제공되면 효율적으로 2차원 DWT를 수행함을 보였다. 제안된 아키텍쳐는 RTL 레벨 시뮬레이션을 통해 검증되었고, 100% 하드웨어 이용도(utilization)를 나타낸다. 다른 연구 결과들과 비교하였을 때 최소의 하드웨어를 사용하여 상대적으로 높은 수행능력을 보였다. 효과적인 메모리 매핑 방법과 그를 위한 주소 발생 방법이 제안되었으며, 고정 소수점 연산 시에 발생하는 에러를 분석하여 적절한 양자화 비트를 결정하기 위한 다양한 시뮬레이션과 성능이 분석되었다.

• 한국정보통신학회논문지
• /
• 제16권3호
• /
• pp.571-578
• /
• 2012

본 논문에서는 크게 두 가지 사항에 대해서 제안하고자 한다. 첫 번째는 논리합성을 위한 제약조건 방법에 대한 것이고, 두 번째는 효율적인 논리합성방법에 대한 것이다. 논리 합성은 주어진 제약조건(constraint)을 최대한 만족 시키면서 논리 사상과 최적화 등을 통하여 RTL(register transfer level) 코드로부터 게이트-수준의 네트리스트를 얻는 과정이다. 논리합성의 결과는 주어진 제약조건과 합성 방법에 매우 종속적이다. 이들에 의해서 설계의 면적 및 타이밍이 크게 변화하므로 우리는 제약조건과 합성방법을 철저하게 고려하여야 한다. 본 논문에서는 논리합성을 하는 과정에서 실제로 고려해야하는 사항들에 대해서 경험적이고 실험적인 결과를 바탕으로 혼합방식의 논리합성 기법을 제안한다. 제안된 기법을 이용하여 약 65만 게이트의 하드웨어 자원량을 사용하는 회로에 적용시켜본 결과로 상향식 방법에 비해서 합성 시간이 약 47% 감소하였고, 하향식 방법에 비해서 타이밍 특성이 우수하였다.

• 전기전자학회논문지
• /
• 제24권3호
• /
• pp.838-844
• /
• 2020

본 논문에서는 검출과 복호가 결합된 효율적인 비터비 알고리즘 (joint Viterbi detection and decoding (JVDD))의 저복잡도 하드웨어 설계 및 구현 결과를 제시한다. 길쌈부호화된 GMSK 신호가 BLE 5.0 표준으로 채택 되어있으므로 검출과 복호를 위해 두개의 비터비 프로세서가 필요하다. 그러나, 제안된 JVDD 알고리즘은 GMSK에 의해서 유발된 심볼간의 간섭정보(ISI : inter-symbol interference)가 반영된 가지 메트릭 (branch metric)을 사용하여 단지 하나의 비터비 만을 사용하여도 검출과 복호 수행이 가능하며, 성능 저하 없이 복잡도 감소가 가능하다. JVDD 알고리즘을 적용한 BLE 비터비 복호기의 하드웨어 구현을 위해 효율적인 구조 설계가 수행되었다. 제안된 구조는 1 클럭 사이클 동안 복호를 완료할 수 있기 때문에 저지연 및 저면적 구현이 가능하다. 제안된 비터비 복호기는 Verilog-HDL을 이용하여 RTL 설계되었고, GF 55nm 공정을 활용하여 논리합성 및 구현되었다. 합성결과 12K 게이트 수를 포함하였으며 메모리 유닛 및 초기 지연시간은 MSE (modified state exchange) 대비 33% 감소 가능함을 확인하였다.