• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 춘계학술대회
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• pp.163-165
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• 2018

GF(p)상 타원곡선 암호(ECC)와 RSA를 단일 하드웨어로 통합하여 구현한 공개키 암호 프로세서를 설계하였다. 설계된 EC-RSA 공개키 암호 프로세서는 NIST 표준에 정의된 소수체 상의 224-비트 타원 곡선 P-224와 2048-비트 키 길이의 RSA를 지원한다. ECC와 RSA가 갖는 연산의 공통점을 기반으로 워드기반 몽고메리 곱셈기와 메모리 블록을 효율적으로 결합하여 최적화된 데이터 패스 구조를 적용하였다. EC-RSA 공개키 암호 프로세서는 Modelsim을 이용한 기능검증을 통하여 정상동작을 확인하였으며, $0.18{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 11,779 GEs와 14-Kbit RAM의 경량 하드웨어로 구현되었다. EC-RSA 공개키 암호 프로세서는 최대 동작주파수 133 MHz이며, ECC 연산에는 867,746 클록주기가 소요되며, RSA 복호화 연산에는 26,149,013 클록주기가 소요된다.

• 한국컴퓨터정보학회논문지
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• 제3권2호
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• pp.183-188
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• 1998

본 논문은 기존의 RSA 공개키 암호방식을 확장한 확장 RSA공개키 암호 방식을제안하였다. RSA 암호방식의 법 파라메타 p, q를 확장하여 승산 횟수를 증가시켰다. 그 결과 암호해독에 필요한 계산량이 증가되었고 정수론에 기초한 증명을 통하여 RSA 공개키 암호의 강도를 개선할 수 있었다.

• 한국전자통신학회논문지
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• 제13권4호
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• pp.737-744
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• 2018

RSA 암호계는 가장 널리 쓰이는 공개키 암호계로서, 암호화뿐만 아니라 전자서명이 가능한 최초의 알고리즘으로 알려져 있다. RSA 암호계의 안정성은 큰 수를 소인수 분해하는 것이 어렵다는 것에 기반을 두고 있다. 이러한 이유로 큰 정수의 소인수분해 방법에 많은 연구가 진행되고 있으나, 지금까지 알려진 연구 결과는 모두 실험적이거나 확률적이다. 본 논문에서는, 복소 이차체의 order의 류 반군의 구조와 비 가역 이데알의 성질을 이용하여 인수분해를 하지 않으면서 큰 정수의 소인수를 구하는 알고리즘을 구성한 다음, RSA 암호계에 대한 결정적 공격법을 제안하기로 한다.

• 정보보호학회논문지
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• 제19권3호
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• pp.51-59
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• 2009

중국인의 나머지 정리(Chinese Remainder Theorem, CRT)를 이용하는 RSA 암호시스템을 암호 칩에 구현 할 경우, 암호 칩에서 동작하는 과정 중에 한 번의 오류 주입으로 모듈러스 N의 비밀 소인수 p, q값이 노출될 수 있다. 본 논문에서는 상용 마이크로컨트롤러에 CRT-RSA 암호 시스템을 구현한 후, 레이저 빔과 플래시를 이용한 광학적 오류 주입 방법으로 공격을 시도하고 실험 결과를 분석하였다. 레이저 빔과 플래시를 이용한 오류 주입 공격 실험 결과, 일부 상용 마이크로 컨트롤러는 광학적 오류 주입 공격에 대해 취약한 특성으로 인해 CRT-RSA암호 시스템에 소인수 분해 공격이 적용됨을 확인하였다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1991년도 학술발표논문집
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• pp.58-71
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• 1991

본 논문에서는 RSA 암호시스팀의 안전한 암호화, 복호화키의 생성에 관하여 연구하였다. 공개키 암호시스팀인 RSA 암호시스팀은 일반적으로 암호화, 복호화에 요구되는 계산시간과, 안전한 키 생성문제가 중요한 해결과제이다. 안전한 키는 소인수분해 공격에 강한 조건을 만족하는 것이다. 따라서 본 논문에서는 (P$\pm$1) 소인수분해 공격에 강한 조건을 만족하면서, 키 생성시 필요한 $10^{75}$정도의 소수를 예비 소수판정과 소수판정 알고리듬을 사용하여 소수가 아닐 확률이 $10^{-8}$이하가 되도록 하였다. 그리고 생성된 키가 정확함을 입증하였다.

• 한국정보통신학회논문지
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• 제21권8호
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• pp.1471-1479
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• 2017

2,048 비트의 키 길이를 지원하는 RSA 공개키 암호 프로세서를 설계하였다. RSA 암호의 핵심 연산인 모듈러 곱셈기를 워드 기반의 몽고메리 곱셈 알고리듬을 이용하여 설계하였으며, 모듈러 지수승 연산은 Left-to-Right(LR) 이진 멱승 알고리듬을 이용하여 구현하였다. 모듈러 곱셈에 8,448 클록 사이클이 소요되며, RSA 암호화와 복호화에 각각 185,724 클록 사이클과 25,561,076 클록 사이클이 소요된다. 설계된 RSA 암호 프로세서를 Virtex 5 FPGA로 구현하여 하드웨어 동작을 검증하였다. $0.18{\mu}m$ CMOS 표준셀을 사용하여 100 MHz의 동작 주파수로 합성한 결과, RSA 암호 프로세서는 12,540 GE로 구현되었고, 12 kbit의 메모리가 사용되었다. 동작 가능한 최대 주파수는 165 MHz로 평가되었으며, RSA 암호화, 복호화 연산에 각각 1.12 ms, 154.91 ms가 소요되는 것으로 예측되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.191-193
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• 2017

2048-bit의 키 길이를 지원하는 공개키 암호 프로세서 RSA-2048을 설계하였다. RSA 암호 연산에 사용되는 핵심 기능블록인 모듈러 곱셈기는 Word-based Montgomery Multiplication 알고리듬으로 설계하였으며, 모듈러 지수 승은 L-R binary exponentiation 알고리듬으로 설계하였다. 2048-bit의 큰 정수를 저장하기 위한 레지스터를 메모리로 대체하고, 곱셈기에 필요한 최소 레지스터만 사용하여 전체 하드웨어 자원을 최소화 하였다. Verilog HDL로 설계된 RSA-2048 프로세서를 RTL-시뮬레이션을 통해 기능을 검증하였다. 작은 소형 디바이스들 간에 인증 및 키 관리가 중요해짐에 따라 설계된 RSA-2048 암호 프로세서를 하드웨어 자원, 메모리가 제한된 응용 분야에 활용 할 수 있다.

• 정보보호학회논문지
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• 제10권1호
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• pp.89-97
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• 2000

공개키 암호 시스템 중에서 가장 널리 사용되는 RSA 암호 시스템은 키의 분배와 권리가 용이하고, 디지털 서명이 가능한 장점이 있으나, 암호화와 복호화 과정에서 512 비트 이상의 큰 수에 대한 멱승과 모듈라 감소 연산이 요구되기 때문에 처리 속도의 지연이 큰 문제가 되므로 모듈라 멱승 연산의 고속 처리가 필수적이다. 따라서 본 논문에서는 몫을 추정하여 중간 곱의 크기를 제한하는 interleaved 모듈라 곱셈 기법을 이용하여 모듈라 멱승 연산을 수행하는 고속 RSA 암호 칩을 VHDL을 이용하여 모델링하고 Faraday FG7000A 라이브러리를 이용하여 합성하고 타이밍 검증하여 단일 칩 IC로 구현하였다. 구현된 암호 칩은 75,000 게이트 수준으로 합성되었으며, 동작 주파수는 50MHz이고 1회의 RSA 연산을 수행하는데 소요되는 전체 클럭 사이클은 0.25M이며 512비트 당 처리 속도는 102.4Kbit/s였다.

• 컴퓨터교육학회논문지
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• 제14권4호
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• pp.43-51
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• 2011

IT기술의 발전으로 인해 언제 어디서나 다양한 정보를 제공 받을 수 있는 정보화 시대가 도래하였지만, 이에 대한 역기능으로 원하지 않는 개인정보 유출 피해가 증가하고 있다. 이러한 개인정보 유출 피해를 방지하기 위해서 사용되는 기본적인 학문이 암호학이다. 하지만 암호학은 복잡한 수학적 이론이 접목되어 있는 학문이기 때문에 많은 사람들이 학습에 많은 어려움을 겪고 있다. 따라서 본 논문에서는 암호학에 대한 이해를 개선하기 위해 일반적으로 전자 서명에서 주로 사용되고 있는 RSA 암호 알고리즘에 대한 지식을 향상 시키는데 도움을 줄 수 있는 소프트웨어를 개발하였다. 개발한 소프트웨어를 통해 RSA 암호 알고리즘의 동작 방식에 대한 이해를 돕고자 한다.

• 한국정보통신학회논문지
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• 제23권12호
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• pp.1609-1617
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• 2019

ECC (Elliptic Curve Cryptography)와 RSA를 기반으로 하는 다양한 공개키 암호 프로토콜 구현을 지원하는 하드웨어 가속기 설계에 관해 기술한다. NIST 표준으로 정의된 소수체 상의 5가지 타원곡선과 3가지 키길이의 RSA를 지원하며 또한, 4가지 타원곡선 점 연산과 6가지 모듈러 연산을 지원하도록 설계되어 ECC와 RSA 기반 다양한 공개키 암호 프로토콜의 하드웨어 구현에 응용될 수 있다. 저면적 구현을 위해 내부 유한체 연산회로는 32 비트의 데이터 패스로 설계되었으며, 워드 기반 몽고메리 곱셈 알고리듬, 타원곡선 점 연산을 위해서는 자코비안 좌표계, 그리고 모듈러 곱의 역원 연산을 위해서는 페르마 소정리를 적용하였다. 설계된 하드웨어 가속기를 FPGA 디바이스에 구현하여 EC-DH 키교환 프로토콜과 RSA 암호·복호 둥작을 구현하여 하드웨어 동작을 검증하였다. 180-nm CMOS 표준 셀 라이브러리로 합성한 결과, 50 MHz 클록 주파수에서 20,800 등가게이트와 28 kbit의 RAM으로 구현되었으며, Virtex-5 FPGA 디바이스에서 1,503 슬라이스와 2개의 BRAM으로 구현되었다.