• 한국항행학회논문지
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• 제23권2호
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• pp.186-193
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• 2019

본 논문에서는 커뮤테이션 방식을 이용한 심플 프로그래머블 PCM 엔코더 구조를 제시하고 구현하였다. 텔레메트리 시스템은 센서에서 획득한 데이터들로 프레임을 생성하기 위해 각각의 데이터들을 채널에 할당할 수 있는 정보가 필요하다. 이때 상태 정보의 수가 많거나 데이터 타입이 다양할 경우, 각 채널에 대량의 정보를 입력해야 할 필요성이 존재한다. 그러나 채널수와 데이터양이 많을수록 오류가 발생할 가능성이 증가한다. 따라서 본 논문에서는 프로그램을 이용하여 채널 정보를 작성하고, ROM에 채널 정보를 저장할 수 있는 PCM 엔코더를 구현하였다. 본 논문에서 제안한 PCM 엔코더 구조는 오류의 발생 가능성을 줄이고, 채널 정보 입력 소스 코드 길이의 축소 등 개발 속도를 향상시킬 수 있다. 또한 시뮬레이션을 이용하여 제안한 구조의 타당성을 확인하였다.

• 한국컴퓨터산업학회논문지
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• 제2권9호
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• pp.1183-1190
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• 2001

본 논문에서는 아날로그의 비디오 신호를 디지털로 부호화하는데 기존과 다른 파이프라인 방식을 사용하도록 하였다. 부호화기의 전체 동작을 화소 클럭비에 따른 파이프라인 구조로 설계하여 각 하위 블록들의 동작 타이밍을 확보하여 시스템을 안정화시켰으며 고정된 계수와 곱셈의 경우 기존의 ROM 테이블 또는 곱셈기 방식을 사용하지 않고 쉬프트와 덧셈기 방식으로 설계함으로써 시스템의 복잡도를 줄이며 논리 게이트 수를 15%줄이는 효과를 보였다. 설계된 부호화기는 각각의 하위 블록으로 나누어 VHDL로 설계하였고, Max+plusII를 이용한 FPGA로 동작 확인을 하였다.

• 융합신호처리학회논문지
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• 제10권4호
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• pp.289-293
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• 2009

This study proposes a novel double-base log encoder (DBLE) for flash Analog-to-Digital converters (ADCs). Analog inputs of flash ADCs are represented in logarithmic number systems with bases of 2 and 3 at the outputs of DBLE. A look up table stores the sets of exponents of base 2 and 3 values. This algorithm improves the performance of a DSP (Digital Signal Processor) system that takes outputs of a flash ADC, since the double-base log number representation does multiplication operation easily within negligible error range in ADC. We have designed and implemented 6 bits DBLE implemented with ROM (Read-Only Memory) architecture in a $0.18\;{\mu}m$ CMOS technology. The power consumption and speed of DBLE are better than the FAT tree and binary ROM encoders at the cost of more chip area. The DBLE can be implemented into SoC architecture with DSP to improve the processing speed.

• 한국항행학회논문지
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• 제24권4호
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• pp.305-313
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• 2020

원격측정 시스템은 비행체의 상태 정보 데이터를 획득하여 지상 수신소로 전송하는 시스템이다. PCM 엔코더는 획득한 상태 정보 데이터를 이용하여 프레임을 생성하기 위해 채널 정보를 저장할 메모리가 필요하다. 대형 비행체의 경우 각 부위의 센서 및 시스템이 증가함에 따라 많은 데이터를 계측해야 하므로 더 큰 용량의 메모리를 필요로 한다. 그러나 한정된 메모리에서 모든 채널 정보를 저장하기에는 어려움이 있다. 따라서 본 논문에서는 FPGA 내부 ROM의 한정된 메모리에서 중복되는 채널 정보는 메모리에 한번만 할당하고, 마이너 프레임마다 다른 정보를 가지는 서브콤의 채널 정보는 서브콤 배수만큼 메모리에 할당하는 PCM 엔코더 구조를 제시하고 구현하였다. 이는 중복으로 할당되는 채널 정보를 최소화하여 효율적으로 메모리를 관리할 수 있다. 또한 다양한 계측 주기의 채널을 구성한 시뮬레이션을 통해 제시한 PCM 엔코더의 동작을 검증하였다.

• 한국통신학회논문지
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• 제31권1C호
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• pp.8-13
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• 2006

A new RS(Reed Solomon) Decoder design method, using Galois Subfield GF($2^4$) Multiplier, is described. The Decoder is designed using Normalized error position stored ROM. Here New Inverse Calculator in GF($2^8$) is designed, which is simpler and faster than the classical GF($2^8$) direct inverse calculator, using the Galois Subfield GF($2^4$) Arithmatic operator.

• 전력전자학회논문지
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• 제9권5호
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• pp.485-490
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• 2004

본 논문에서는 나노급 서보 전동기의 초정밀 위치제어를 위한 위치정보를 얻기 위하여 정현파 엔코더에 적용하기 위한 새로운 위치 보간 알고리즘에 대하여 기술한다. 기존의 정현파 엔코더에서 사인 및 코사인 파형에서 정밀위치정보를 얻기 위하여 대용량의 메모리와 빠른 변환속도를 갖는 2개의 A/D를 이용하였다. 그러나 제안된 보간 방법을 이용할 경우에는 적은 용량의 메모리와 단지 하나의 A/D와 비교기만을 이용하여 정현파 엔코더에서 정밀위치정보를 얻을 수 있다. 초정밀 제어를 위한 제안된 알고리즘의 유용성은 실험결과로부터 알 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(5)
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• pp.169-172
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• 2001

In this paper, it used a different pipeline method from conventional method which is encoding the video signal of analog with digital. It designed with pipeline structure of 4 phases as the pixel clock ratio of the whole operation of the encoder, and secured the stable operational timing of the each sub-blocks, it was visible the effect which reduces a gate possibility as designing by the ROM table or the shift and adder method which is not used a multiplication flag method of case existing of multiplication of the fixed coefficient. The designed encoder shared with the each sub-block and it designed the FPGA using MAX+PLUS2 with VHDL.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1506-1511
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• 2004

디지털 통신망을 통한 정보 송수신시 전송로 상에서의 잡음으로 인해 데이터 블록에 발생하는 오류는 전체 통신 시스템의 성능 및 전송효율에 지대한 영향을 미친다. 설계된 RS 코드 복호기는 오류 위치 다항식과 오류평가 다항식을 구하기 위해 수정된 유클리드 알고리즘을 적용하였다. 본 논문에서 적용된 설계 구조와 알고리즘 계산 방식은 복호기 설계시 1개의 셀을 사용하여 면적을 최소화하고, 연산을 ROM과 병렬 구조로 구성하였기 때문에 높은 동작주파수에서 고속 동작을 실현 할 수 있을 것이라 기대된다. 본 논문에서 설계된 회로는 ModelSim과 Active-HDL 그리고 Synopsys Tool상에서 설계되었으며, Xilinx Virtex2 XC2V3000에 PNR시 slice 점유율은 28% 시스템 클럭 스피드는 45Mhz의 결과를 얻었다.

• 대한전자공학회논문지SP
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• 제40권6호
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• pp.84-89
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• 2003

본 논문에서는 8kbps의 전송율을 가진 ITU-T C.729A 보코더에 Henja가 제안한 SOLA-B (Synchronized Overlap Add) 알고리즘을 적용하여 가변 전송율의 보코더를 TMS320C5416에 실시간 구현하였다. 이 방법은 부호화 시 SOLA-B 알고리즘을 이용하여 음성의 속도를 빠르게 해주고, 복호화 시 다시 SOLA-B 알고리즘을 이용하여 음성의 속도를 느리게 해줌으로써 정상속도의 음성을 재생시켜준다. 이때 SOLA-B 알고리즘의 계산량을 줄이기 위해 상호 상관 함수가 수행되는 샘플의 간격을 3 샘플씩 건너뛰면서 처리하였다. 실시간 구현된 G.729A 와 SOLA-B 알고리즘의 보코더는 8kbps 전송율일 때 인코더는 10.2MIPS이고 디코더에서는 2.8%MIPS의 최대 복잡도를 나타내었다. 그리고 6kbps 전송율일 때 인코더 18.3MIPS이고 디코더는 13.1MIPS의 최대 복잡도를 나타내었으며, 4kbps 전송율일 때 인코더 18.5MIPS이고 디코더에서 13.1MIPS의 최대 복잡도를 나타내었다. 사용된 메모리는 program ROM 9.7kwords, table ROM 4.5kwords, RAM 5.1kwords 정도이다. 출력된 파형은 C simulator와 Bit Exact 한 출력 결과를 보여주었다. 또한, 실시간 구현된 가변 전송율 보코더의 음질 평가를 위해 MOS 테스트를 수행한 결과 4kbp의 전송율에서 MOS값이 3.69정도로 측정되었다.

• 한국멀티미디어학회논문지
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• 제8권7호
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• pp.882-888
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• 2005

MPEG-2 AAC는 이미 보다 진보한 차세대 기술로 표준화가 이루어 졌다. AAC는 96-128kbps/stereo에서 CD 음질의 오디오 신호를 표현한다. 본 논문은 고음질의 MPEG-2 AAC LC Profile 부호화기 구현에 관하여 논하였다. 공통 스케일펙터와 무손실코딩은 각각 $45\%$와 $27\%$의 TMS320C30 명령어 이득을 가져왔다. 구현된 부호화기는 프로그램 메모리 7.5 kWords, 데이터 롬 18kWords, 데이터 램 92kBytes를 사용한다. 주관적 음질평가결과는 96kbps 스테레오에서 얻어진 AAC 부호화기 음질이 MP3 128kbps 스테레오에서 얻어진 것과 동일한 음질을 가짐을 보여준다.