• 전기전자학회논문지
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• 제7권2호
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• pp.172-180
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• 2003

CMOS RF IC에서 중요한 문제가 되는 입력 노드에의 기생 커패시턴스 추가 문제를 줄이기 위해, 2차원 소자 시뮬레이션 결과 및 그에 따른 분석을 기반으로, 표준 CMOS 공정에서 쉽게 제작 가능한 pnpn 싸이리스터 구조의 ESD 보호용 소자를 제안한다. 제안된 소자의 DC 항복특성을 일반적으로 사용되고 있는 보호용 NMOS 트랜지스터 경우와 비교 분석하여 제안된 소자를 사용하였을 경우의 이점을 입증한다. 시뮬레이션을 통해 제안된 소자에 의한 특성 향상을 보이고 이와 관련된 미케니즘들에 대해 설명한다. 또한 제안된 소자의 최적 구조를 정의하기 위해 소자구조에 따른 특성변화를 조사한다. ESD 보호용으로 제안된 소자를 사용할 경우 추가되는 기생 커패시턴스의 감소 정도를 보이기 위해 AC 시뮬레이션 결과도 소개한다. 본 논문의 분석 결과는, CMOS RF IC에서 ESD 보호용으로 제안된 소자를 사용할 경우 NMOS 트랜지스터를 사용할 경우와 대비, 동일한 ESD 강도를 유지하면서 입력노드에 추가되는 커패시턴스의 양을 1/40 정도로 줄일 수 있는 가능성을 보여준다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2018년도 전력전자학술대회
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• pp.108-110
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• 2018

This paper proposes shortcircuit fault protection method in a synchronous buck converter using the PCB pattern Rogowski coil. The PCB pattern Rogowski coils are embedded in the gate driver to measure the device currents of the top and bottom side. When shortcircuit occurs in the system, the gate signal is blocked by the proposed fault protection method using the device current. The simulation and experimental results show that the proposed fault protection method is verified in the shortcircuit system.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년도 제37회 하계학술대회 논문집 C
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• pp.1372-1373
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• 2006

An electrostatic discharge (ESD) protection device, so called, N-type SCR with P-type MOSFET pass structure (NSCR_PPS), was analyzed for high voltage I/O applications. A conventional NSCR_PPS device shows typical SCR-like characteristics with extremely low snapback holding voltage, which may cause latchup problem during normal operation. However, a modified NSCR_PPS device with proper junction/channel engineering demonstrates highly latchup immune current- voltage characteristics.

• 전기전자학회논문지
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• 제23권4호
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• pp.1309-1313
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• 2019

본 논문에서는 Gate grounded NMOS(GGNMOS)와 Gate grounded Lateral insulated gate bipolar transistor(GGLIGBT), Silicon Controlled Rectifier(SCR), 그리고 제안된 ESD 보호 소자에 대한 전기적 특성을 비교 및 분석하였다. 우선 각 소자에 대한 I-V 특성 곡선을 시뮬레이션 함으로써 트리거 전압과 홀딩 전압을 확인하였다. 그 후에 각 소자에 대한 HBM 4k 시뮬레이션을 통해서 감내 특성을 확인하였다. HBM 4k 시뮬레이션 결과, 제안된 ESD 보호소자의 최대 온도가 GGNMOS와 GGLIGBT와 SCR에 비해서 낮기 때문에 그만큼 감내 특성이 개선되었다고 할 수 있으며, 이는 신뢰성 측면에서 우수한 ESD 보호소자임을 의미한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2002년도 춘계종합학술대회
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• pp.288-292
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• 2002

RF 회로에 적합한 새로운 형태의 on-chip ESD protection 방법을 제시하였다. RF 회로의 특성을 이용하여 DC blocking capacitor 앞에 short-circuited stub를 달아서 ESD 소자로 활용하였다. 특히 short-circuited stub를 매칭 회로의 일부로 사용하여 stub의 길이를 줄일 수 있다. 또한 short-circuited stub의 width와 metal의 성분으로 ESD threshold voltage를 쉽게 예측 가능하다. 기존의 ESD 방지 회로와 달리 RF 회로를 위한 ESD 방지 회로에서 문제시되던 기생 capacitance 성분에 대한 문제점을 해결 할 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권2호
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• pp.240-253
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• 2012

In this paper we propose a protection mechanism for the debug port. While debug ports are useful tools for embedded device development and maintenance, they can also become potential attack tools for device hacking in case their usage is permitted to hackers with malicious intentions. The proposed approach prevents illicit use of debug ports by controlling access through user authentication, where the device generates and issues authentication token only to the server-authenticated users. An authentication token includes user access information which represents the user's permitted level of access and the maximum number of authentications allowed using the token. The device authenticates the user with the token and grants limited access based on the user's access level. The proposed approach improves the degree of overall security by removing the need to expose the device's secret key. Availability is also enhanced by not requiring server connection after the initial token generation and further by supporting flexible token transfer among predefined device groups. Low implementation cost is another benefit of the proposed approach, enabling it to be adopted to a wide range of environments in demand of debug port protection.

• 전기전자학회논문지
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• 제13권1호
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• pp.19-29
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• 2009

보호용 NMOS 소자 또는 lvtr_thyristor 소자를 사용하는 고주파 CMOS IC용 입력 ESD 보호회로 방식을 대상으로, 2차원 소자 시뮬레이터를 이용하는 DC 해석, 혼합모드 과도해석 및 AC 해석을 통해 보호용 소자내 격자온도 상승 및 입력버퍼단의 게이트 산화막 인가전압 측면에서의 HBM ESD 보호강도에 대한 심도 있는 비교 분석을 시도한다. 이를 위해, 입력 ESD 보호회로가 장착된 CMOS 칩의 입력 HBM 테스트 상황에 대한 등가회로 모델링 방법을 제시하고, 5가지 HBM 테스트 모드에 대해 최대 4개의 보호용 소자를 포함하는 혼합모드 과도 시뮬레이션을 시행하고 그 결과를 분석함으로써 실제 HBM 테스트에서 발생할 수 있는 문제점들에 대한 상세한 분석을 시도한다. 이러한 과정을 통해 고주파용 입력 보호회로로서의 두 가지 보호방식의 장단점에 대해 설명하는 한편, 각 보호용 소자의 설계와 관련되는 기준을 제시한다.

• 한국식품위생안전성학회지
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• 제34권6호
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• pp.542-550
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• 2019

농식품과 생산환경에서 대장균 오염여부를 휴대 전화에서 실시간으로 결과를 확인할 수 있는 IoT 기반 스마트 대장균 검출 장치를 개발하였다. 개발된 대장균 검출기는 온도 조절부, UV 램프, 고해상도 카메라 및 검출 여부를 판단할 수 있는 소프트웨어로 구성된 장치이다. 검출기의 성능을 평가하기 위하여 온도, 대장균 검출 시간 및 검출한계를 측정하였는데, 개발 된 장치의 설정 온도와 실제 온도의 차이는 약 1.0℃ 이내 였다. 또한 검출시간은 1CFU / 100 mL일 때 15 시간이었고, 대장균 오염농도가 증가할수록 검출시간이 감소하였다. 개발된 스마트 대장균 검출기를 기구, 장갑, 관개 수, 종자 및 채소를 포함한 다양한 시료에 적용했을 때, 대장균의 검출율은 식품공전법으로 분석하였을 때보다 높았다. 따라서 개발된 대장균 검출기술은 농식품 및 생산환경에서 대장균을 효율적으로 검출할 수 있을 것으로 판단된다.

• 조명전기설비학회논문지
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• 제26권8호
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• pp.96-101
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• 2012

A surge protection device of the metal oxide varistor(MOV) has been commonly used for preventing electrical damage in many electronic equipments. The MOV has a property that leakage current is increased and might be permanently damaged when it is exposed continuously to the electrical stresses such as lightening surges. In this paper, we propose a novel surge protection circuit adopting a silicon controlled rectifier(SCR) in the traditional protection circuits using the MOV device simultaneously. When lightning surges are injected to the proposed circuit, the MOV lets the surge pulses bypassing through the ground at first up to the level that SCR begins to operate. Above the threshold level of turning on the SCR, the SCR operates bypasses large surge currents to the ground. Proposed circuit was verified with a leakage current experiment and PSpice circuit simulations under the repeated surge injection environment.

• 한국전기전자재료학회논문지
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• 제21권10호
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• pp.875-880
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• 2008

In this paper, we deal with the TLP evaluation results for GGNMOS in ESD protection device of conventional CMOS process. An evaluation parameter for GGNMOS is that repeatability evaluation for reference device($W/L=50\;{\mu}m1.0\;{\mu}m$) and following factors for design as gate width, number of finger, present or not for N+ gurad -ring, space of N-field region to contact and present or not for NLDD layer. The result of repeatability was showed uniformity of lower than 1 %. The result for design factor evaluation was ; 1) gate width leading to increase It2, 2) An increase o( finger number was raised current capability(It2), and 3) present of N+ gurad-ring was more effective than not them for current sink. Finally we suggest the optimized design conditions for GGNMOS in evaluated factor as ESD protection device of conventional CMOS process.