• 대한전자공학회논문지SD
• /
• 제41권8호
• /
• pp.93-98
• /
• 2004

SRAM에서 쓰기 전력을 줄이기 위하여 소스 전압을 높인 메모리 셀을 이용한 저전력 SRAM을 제안하였다. 메모리 셀의 소스 전압을 GND에서 V/sub T/로 올리고 비트라인과 데이터버스의 프리차지 전압을 V/sub DD/에서 V/sub DD/-V/sub T/로 낮춤으로써 비트라인과 데이터버스의 스윙 전압을 줄였다. 이것은 면적의 증가와 속도 감소 없이 SRAM의 쓰기 전력을 크게 줄여준다. 8K×32비트의 SRAM이 0.25um CMOS 공정으로 제작되었다. 제작된 SRAM은 2.5V 전원과 300MHz 동작 주파수에서 쓰기 동작의 소모전력을 45% 줄였고, 최대 동작 주파수는 330MHz였다.

• 한국정보처리학회:학술대회논문집
• /
• 한국정보처리학회 2013년도 춘계학술발표대회
• /
• pp.675-678
• /
• 2013

암호 알고리즘이 탑재된 환경에서 암호 알고리즘의 이론적 안전성이 고려되어도 환경에 의존한 부가적 정보를 활용하는 부채널 분석에 대한 안전성이 검토되어야 한다. 최근까지 부채널 분석에 대한 안전성을 고려한 대응기법으로 마스킹 기법이 적용되었으나, 이와는 상반된 개념인 하드웨어 DPL(Dual-rail with Precharge Logic) 기법을 응용한 균일한 해밍웨이트를 제공하는 소프트웨어 AES(Advanced Encryption Standard)가 제안되었다. 최근, 소프트웨어 기반 블록암호에 대해 고차 마스킹 부채널 대응법의 비효율성으로 새로운 방법에 대한 다양한 시도가 되고 있으며, 그 중 균일한 해밍웨이트를 제공하는 표현 방법이 효율적이고 안전한 새로운 대응법으로 검토되어지고 있다. 하지만, 논문에서는 균일한 해밍웨이트 데이터 표현방법 기반 부채널 대응법을 해독하는 차분전력분석 방법을 소개한다. 실험을 통해, AES 128비트 키 중 일부분이 분석됨을 확인하였다. 이는 공격자가 테이블 변환 정보를 활용할 수 있다는 다소 강력한 가정하에 실험하였기 때문이다. 앞선 가정 하에 안전성을 제공하기 위해서는 차후 추가적 대응기법이 고려되어야 한다.

• 한국정보처리학회논문지
• /
• 제5권10호
• /
• pp.2686-2703
• /
• 1998

프로세서 메모리 혼합 구조는 해마다 증가하는 프로세서와 메모리간의 성능 격차를 해결하는 대안으로 연구가 활발히 진행되고 있다. 본 논문에서는 프로세서 메모리 혼합 구조의 여러 가지 설계 대안들을 고찰하였다. 이를 위해서 DRAM 접근 시간의 분석적 모델을 제안하고 성능 향상점 및 성능 병목점을 찾았다. 제안한 분석적 모델에 의하여 DRAM 페이지 적중률을 증대하여 성능을 향상시키는 구조로써 새로운 온칩 DRAM 구조인 프리차지 연기 뱅크 아키텍쳐를 제안하였다. 또한 제안한 뱅크 아키텍쳐에 효율적으로 적용할 수 있는 뱅크 인터리빙 방법을 제시하였다. 제안한 구조는 기존의 일반적 DRAM 구조 및 계층적 다중-뱅크 구조보다 우수함을 시뮬레이션을 통하여 증명하였다. 시뮬레이션은 SimpleScalar 툴을 개조하여 사용하였고, SPEC95 벤치마크에 대해서, 캐쉬 메모리의 크기, 뱅크 개수, 프리차지 연기 시간 등의 변화에 대한 성능을 분석하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제2권2호
• /
• pp.111-124
• /
• 2002

The ferroelectric RAM (FeRAM) has a great advantage for a system on a chip (SOC) and mobile product memory, since FeRAM not only supports non-volatility but also delivers a fast memory access similar to that of DRAM and SRAM. This work develops at three levels: 1) low voltage operation with boost voltage control of bitline and plateline, 2) reducing bitline capacitance with multiple divided sub cell array, and 3) increasing chip performance with write operation sharing both active and precharge time period. The key techniques are implemented on the proposed hierarchy bitline scheme with proposed hybrid-bitline and high voltage boost control. The test chip and simulation results show the performance of sub-1.5 voltage operation with single step pumping voltage and self-boost control in a cell array block of 1024 ($64{\;}{\times}{\;}16$) rows and 64 columns.

• 대한전자공학회논문지SD
• /
• 제48권8호
• /
• pp.10-17
• /
• 2011

휴대용 전자 기기 수요가 증가하면서 저전력 회로에 대한 관심이 커지고 있다. 이와 더불어 프로세서 데이터 패스의 폭이 넓어지고, 파이프라인의 단계가 많아짐에 따라, 사용되는 플립플롭의 수가 증가하였다. 그로 인해 플립플롭의 전력 소모 및 성능이 전체 시스템에 미치는 영향이 커졌다. 또한, 반도체 공정 스케일이 점점 줄면서, 공급 전압과 문턱 전압이 감소되었고 이로 인해 노이즈가 회로에 미치는 영향이 커지고 있다. 본 논문에서는 노이즈 면역을 향상시키면서도 저전력 시스템에 사용할 수 있는 플립플롭을 제안하고자 한다. 제안한 회로는 1.2V에서 동작하는 65nm CMOS 공정으로 구현하였다.

• 대한전자공학회논문지SD
• /
• 제39권12호
• /
• pp.1033-1044
• /
• 2002

본 논문에서는 grounded-plate PMOS 게이트 (GPPG) 강유전체 메모리 셀을 이용한 새로운 FRAM 설계기술을 제안하였다 GPPG 셀은 PMOS와 강유전체 커패시터로 구성되며 셀 plate 는 ground 에 접지 된다. 제안된 FRAM 에서는 비트라인이 V/sub DD/로 precharge 되고, negative 전압 워드라인 기법이 사용되며, negative 펄스 restore 동작을 이용한다 GPPG 셀을 이용한 FRAM 구조는 셀 plate 구동기폭 사용하지 않으므로 메모리 셀 efficiency를 극대화 할 수 있는 장점이 있다. 또한 기존의 common-plate 셀과는 달리 제안된 FRAM 구조는 데이터의 읽기 및 쓰기 동작 시 강유전체 커패시터에 V/sub DD/거 충분한 전압이 가해지므로 저 전압 동작에 제한이 없다. 아울러 제안된 FRAM 구조는 필요한 8 비트 데이터만 선택하는 column-path 회로를 사용하므로 메모리 array 전력소모를 최소화 할 수 있다. 끝으로 0.5-um, triple-well/1-polycide/2-metal 공정을 이용한 4-Mb FRAM 설계를 통해 GPPG 셀 FRAM architecture 실현 가능성을 확인하였다.

• 정보보호학회논문지
• /
• 제26권6호
• /
• pp.1443-1454
• /
• 2016

하드웨어 기반의 Dual-rail Logic 스타일을 소프트웨어로 구현한 밸런스 인코딩 기법은 추가적인 저장 공간이 필요 없는 효과적인 부채널 분석 대응방법이다. 밸런스 인코딩 기법을 이용하여 암호 알고리즘을 구현하면 암호 알고리즘이 연산되는 동안 입력 값에 상관없이 비밀 정보를 포함하고 있는 중간 값은 항상 일정한 해밍 웨이트 및 해밍 디스턴스를 유지하게 되어 부채널 분석을 어렵게 만드는 효과가 있다. 그러나 기존 연구에서는 밸런스 인코딩 기법을 적용한 Constant XOR 연산만 제안되어 있어 PRINCE와 같이 XOR 연산만으로 구성이 가능한 암호 알고리즘에만 적용이 가능하다는 제한사항이 있다. 따라서 본 논문에서는 ARX 구조 기반의 다양한 대칭키 암호 알고리즘에도 적용이 가능하고, 효율적인 메모리 관리를 위해 Look-up table을 사용하지 않는 새로운 Constant AND, Constant Shift 연산 알고리즘을 최초로 제안하였으며, 상호 정보량 분석을 통해 안전성을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제42권10호
• /
• pp.1-8
• /
• 2005

본 논문에서는 강유전체 메모리의 셀 효율을 높이기 위해 PMOS-gating 셀을 이용한 설계기법을 기술하였다. PMOS-gating 셀은 PMOS access 트랜지스터와 강유전체 커패시터로 이루어지며 커패시터의 플레이트는 ground에 고정된다. 아울러 read/write 동작시 비트라인이 $V_{DD}$로 precharge 되고, negative 전압 워드라인 기법이 사용되며, negative 펄스 restore 동작을 이용한다. 이는 셀 플레이트 구동없이 단순히 워드라인과 비트라인만 구동하여 메모리 셀의 데이타를 저장하고 읽어낼 수 있는 설계 방식으로, 기존의 셀 플레이트를 구동하는 FRAM 대비 메모리 셀 효율을 극대화 할 수 있어, multi-megabit 이상의 집적도에서 경쟁력 있는 칩 면적 구현이 가능하다. $0.25-{\mu}m$ triple-well 공정을 적용한 2.5-V, 1-Mb FRAM 시제품 설계를 통해 제안한 설계기술을 검증하였고, 시뮬레이션 결과 48 ns의 access time, 11 mA의 동작전류 특성을 보였다. 레이아웃 결과 칩 면적은 $3.22\;mm^{2}$ 이며, 기존의 셀 플레이트 구동기를 사용하는 FRAM 대비 약 $20\;\%$의 셀 효율을 개선하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2010년도 춘계학술대회
• /
• pp.788-791
• /
• 2010

본 논문에서는 인쇄공정기술로써 ETRI $0.8{\mu}m$ CMOS 공정을 사용하여 수동형 인쇄 RFID 태그칩용 64bit ROM을 설계하였다. 먼저 태그 칩의 제작단가를 줄이기 위하여 기존 실리콘 기반의 복잡한 리소그래피 공정을 사용하지 않고 게이트 단자인 폴리 층을 프린팅 기법 중 하나인 임프린트 공정을 사용하여 구현하였다. 그리고 �弼壅� ROM 셀 회로는 기존 ROM 셀 회로의 NMOS 트랜지스터대신에 CMOS 트랜스미션 게이트를 사용함으로써 별도의 BL 프리차지 회로와 BL 감지 증폭기가 필요 없이 출력 버퍼만으로 데이터를 읽어낼 수 있도록 하였다. $0.8{\mu}m$ CMOS 공정을 이용하여 설계된 8 행 ${\times}$ 8 열의 어레이를 갖는 64b ROM의 동작전류는 $9.86{\mu}A$이며 레이아웃 면적은 $311.66{\times}490.59{\mu}m^2$이다.

• 전기전자학회논문지
• /
• 제9권2호
• /
• pp.152-160
• /
• 2005

프리스케일러는 PLL을 이용한 주파수합성기의 동작속도를 좌우하는 중요한 구성블록으로써, 고속 동작 특성과 저전력 소모 특성을 동시에 만족해야 한다. 따라서 프리스케일러에 사용되는 D-플립플롭의 설계가 중요하다. 기존의 TSPC D-플립플롭은 출력단의 글리치나 비대칭적인 전파지연시간, 클럭의 프리차지구간에서 내부노드의 불필요한 충 방전으로 인해 소비전력이 증가하는 단점이 있다. 본 논문에서는 이러한 단점을 개선한 새로운 동적 플립플롭을 제안하였다. 제안한 플립플롭은 방전억제방식을 사용하여 글리치를 최소화하였고, 대칭적 전파지연시간을 만들어줌으로써 속도를 향상시켰으며, 불필요한 방전을 제거하여 저전력 특성을 얻을 수 있었다. 제안된 플립플롭의 성능평가를 위해 $0.18{\mu}m$ CMOS 공정변수를 이용하여 128/129 분주 프리스케일러를 구성한 결과 최대 5GHz까지 동작 하였으며, 이는 같은 조건에서 4.5GHz까지 동작하는 기존의 회로에 비해 향상된 결과이다. 또한 4GHz에서 전력소모가 0.394mW로 기존구조에 비해 약 34%의 전력소모를 줄일 수 있다.