• 전기전자학회논문지
• /
• 제20권3호
• /
• pp.318-321
• /
• 2016

IoT 산업이 빠르게 성장하면서 전원 관리 집적회로의 중요성이 부각되고 있다. 본 논문에서는 리플 Subtractor, 피드 포워드 커패시터, OTA를 이용한 LDO 구조를 제안한다. 이를 통해 10MHz가 넘는 고주파 영역에서도 -40dB 이상 높은 전원 전압 제거비(PSRR)를 얻었다. 설계된 Low-Dropout(LDO) 레귤레이터는 $0.18{\mu}m$ CMOS 공정에서 설계되었으며 시뮬레이션 결과 PSRR은 부하 전류 40mA, 500kHz에서 -73.4dB다. 최대 구동 가능 전류는 40mA이다.

• Journal of electromagnetic engineering and science
• /
• 제6권1호
• /
• pp.18-23
• /
• 2006

In this paper, we demonstrate a fully integrated X-band image rejection down converter, which was developed using InGaP/GaAs HBT MMIC technology, consists of two single-balanced mixers, a differential buffer amplifier, a differential YCO, an LO quadratue generator, a three-stage polyphase filter, and a differential intermediate frequency(IF) amplifier. The X-band image rejection downconverter yields an image rejection ratio of over 25 dB, a conversion gain of over 2.5 dB, and an output-referred 1-dB compression power$(P_{1dB,OUT})$ of - 10 dBm. This downconverter achieves broadband image rejection characteristics over a frequency range of 1.1 GHz with a current consumption of 60 mA from a 3-V supply.

• 전자공학회논문지C
• /
• 제34C권4호
• /
• pp.1-15
• /
• 1997

This paper proposes CMOS on-chip voltage and current reference circuits that operate at supply voltages between 2.5V and 5.5V without using a vonventional bandgap voltage structure. The proposed reference circuits based on enhancement-type MOS transistors show low cost, compatibility with other on-chip MOS circuits, low-power consumption, and small-chip size. The prototype was implemented in a 0.6 um n-well single-poly double-metal CMOS process and occupies an active die area of $710 um \times 190 um$. The proposed voltage reference realizes a mean value of 0.97 V with a standard deviation of $\pm0.39 mV$, and a temperature coefficient of $8.2 ppm/^{\circ}C$ over an extended temeprature range from TEX>$-25^{\circ}C$ to $75^{\circ}C$. A measured PSRR (power supply rejection ratio) is about -67 dB at 50kHz.

• 전기전자학회논문지
• /
• 제21권3호
• /
• pp.264-267
• /
• 2017

본 논문에서는 잡음 제거 회로를 이용하여 공급 전원 제거 비를 향상시킨 LDO(Low drop-out) 레귤레이터를 제안하였다. LDO 레귤레이터 내부의 오차증폭기와 패스 트랜지스터 사이에 잡음 제거 회로를 두어 전압 라인에서 들어오는 노이즈에 패스 트랜지스터가 받는 영향을 줄일 수 있게 설계하였으며, 기존의 LDO 레귤레이터와 동일한 레귤레이션 특성을 갖도록 했다. 제안한 회로는 0.18um 공정을 사용하였고 Cadence의 Virtuoso, Spectre 시뮬레이터를 사용하였다.

• Journal of Electrical Engineering and Technology
• /
• 제9권2호
• /
• pp.569-575
• /
• 2014

A highly efficient class E power amplifier is demonstrated for application to wireless power transfer system. The amplifier is designed with an L-type matching at the output for harmonic rejection and output matching. The power loss and the effect of each component in the amplifier with the matching circuit are analyzed with the current ratio transmitted to the output load. Inductors with a quality factor of more than 120 are used in a dc feed and the matching circuit to improve transmission efficiency. The single-ended amplifier with 20 V supply voltage shows 7.7 W output power and 90.8% power added efficiency at 6.78 MHz. The wireless power transfer (WPT) system with the amplifier shows 5.4 W transmitted power and 82.3% overall efficiency. The analysis and measurements show that high-Q inductors are required for the amplifier design to realize highly efficient WPT system.

• 한국통신학회논문지
• /
• 제35권5A호
• /
• pp.482-489
• /
• 2010

본 논문에서는 RF PPF(Poly Phase Filter)를 이용하는 이미지 제거회로에서 광대역의 모든 RF 신호를 한꺼번에 Quadrature 신호로 변환시키는 기존 구조와 다르게 광대역의 RF 신호를 여러 개의 협대역(Narrow band)으로 세분화시켜 Quadrature 신호로 변환시키는 새로운 구조의 주파수 가변형 협대역 DQ-IRM(Double-Quadrature Image Rejection Mixer) 구조를 제안하였다. 기저대역에서 선택한 채널과 그 인접 2-3개 채널이 포함된 협대역 RF 신호만을 선택적으로 Quadrature 신호로 변환시키는 이 구조는 RF PPF의 차수를 줄일 수 있기 때문에 낮은 경로손실 특성과 높은 이미지제거 성능을 동시에 구현이 가능하다. 제안한 DQ-IRM를 이용하여 지상파 디지털멀티미디어방송(Terrestrial Digital Multimedia Broadcasting, T-DMB) 수신용 CMOS RF 튜너 칩을 설계하고 그 성능을 검증하였다. 설계된 CMOS RF 튜너 칩은 CMOS 0.18 um 테크놀로지를 이용하였으며, 170-240 MHz 주파수대역에서 약 1.26 dB의 잡음특성과 약 51 dB 이상의 이미지제거 성능을 얻었다. 설계된 칩 사이즈는 $3.0{\times}1.8mm2$이며, 총 소모전력은 동작전압 1.8 V에서 55.8 mW이다.

• 전자공학회논문지 IE
• /
• 제45권4호
• /
• pp.1-6
• /
• 2008

본 연구에서는 MB-OFDM UWB 응용을 위하여 복잡도를 낮추고 전력소모를 줄인 고속 스위칭 주파수 합성기를 다룬다. 제안된 구조는 밴드 그룹 1 주파수를 생성하기 위하여 3960 MHZ LC VCO, 528 MHz 링 오실레이터, 수동 믹서 및 LC-조정 Q-향상 BPF를 사용한다. 인접 채널 제거비는 3432 MHz 신호에서 -40 dBc 이하, 그리고 4488 MHz 신호에서 -44 dBc 이하의 특성을 확인하였다. 요구되는 출력 신호를 얻기 위하여 SCL 구조의 고속 스위칭 MUX를 사용하여 2.2 ns 이하의 밴드 스위칭 시간을 얻었다. 전체 전력 소모는 1.8 V 전원을 사용하여 47.9 mW이다.

• ETRI Journal
• /
• 제26권3호
• /
• pp.229-240
• /
• 2004

This paper reports on our development of a dual-mode transceiver for a CMOS high-rate Bluetooth system-onchip solution. The transceiver includes most of the radio building blocks such as an active complex filter, a Gaussian frequency shift keying (GFSK) demodulator, a variable gain amplifier (VGA), a dc offset cancellation circuit, a quadrature local oscillator (LO) generator, and an RF front-end. It is designed for both the normal-rate Bluetooth with an instantaneous bit rate of 1 Mb/s and the high-rate Bluetooth of up to 12 Mb/s. The receiver employs a dualconversion combined with a baseband dual-path architecture for resolving many problems such as flicker noise, dc offset, and power consumption of the dual-mode system. The transceiver requires none of the external image-rejection and intermediate frequency (IF) channel filters by using an LO of 1.6 GHz and the fifth order onchip filters. The chip is fabricated on a $6.5-mm^{2}$ die using a standard $0.25-{\mu}m$ CMOS technology. Experimental results show an in-band image-rejection ratio of 40 dB, an IIP3 of -5 dBm, and a sensitivity of -77 dBm for the Bluetooth mode when the losses from the external components are compensated. It consumes 42 mA in receive ${\pi}/4-diffrential$ quadrature phase-shift keying $({\pi}/4-DQPSK)$ mode of 8 Mb/s, 35 mA in receive GFSK mode of 1 Mb/s, and 32 mA in transmit mode from a 2.5-V supply. These results indicate that the architecture and circuits are adaptable to the implementation of a low-cost, multi-mode, high-speed wireless personal area network.

• IEIE Transactions on Smart Processing and Computing
• /
• 제4권5호
• /
• pp.371-378
• /
• 2015

In this paper, a different type of pulse width modulation (PWM) control scheme for a buck converter is introduced. The proposed buck converter uses PWM with frequency hopping and a low quiescent.current low dropout (LDO) voltage regulator with a power supply rejection ratio enhancer to reduce high spurs, harmonics and output voltage ripples. The low quiescent.current LDO voltage regulator is not described in this paper. A three-bit binary-to-thermometer decoder scheme and voltage ripple controller (VRC) is implemented to achieve low voltage ripple less than 3mV to increase the efficiency of the buck converter. An internal clock that is synchronized to the internal switching frequency is used to set the hopping rate. A center frequency of 2.5MHz was chosen because of the bluetooth low energy (BLE) application. This proposed DC-DC buck converter is available for low-current noise-sensitive loads such as BLE and radio frequency loads in portable communications devices. Thus, a high-efficiency and low-voltage ripple is required. This results in a less than 2% drop in the regulator's efficiency, and a less than 3mV voltage ripple, with -26 dBm peak spur reduction operating in the buck converter.

• 한국통신학회논문지
• /
• 제39A권12호
• /
• pp.691-698
• /
• 2014

CMOS 스위치부를 이용해 출력주파수의 상/하향 변환을 제어하는 L-대역용 단측파 대역 주파수 혼합기 회로(mixer)와 C-대역용 쿼드러쳐 전압 제어발진기(QVCO)를 제안하고 TowerJazz 사의 0.18 um RFCMOS 공정을 사용하여 설계 및 제작하였다. 제안된 주파수혼합기의 L대역 출력 특성은 변환이득 6.6~7.5 dB, 이미지 제거비 70 dBc, 단자간 격리도 65 dBc 이다. 전압 제어 발진기는 6.2~6.7 GHz 의 주파수 튜닝 범위에서 4 dBm 의 출력전력을 공급한다. 공급전압은 1.8 V이며, 주파수 혼합기 중심부와 스위치에 공급되는 총 전류는 36 mA, 전압 제어 발진기에 공급되는 총 전류는 23 mA 이다.