• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.108-109
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• 2012

This talk will begin with the demonstration of facile synthesis of silicon nanostructures using the magnesiothermic reduction on silica nanostructures prepared via self-assembly, which will be followed by the characterization results of their performance for energy storage. This talk will also report the fabrication and characterization of highly porous, stretchable, and conductive polymer nanocomposites embedded with carbon nanotubes (CNTs) for application in flexible lithium-ion batteries. It will be presented that the porous CNT-embedded PDMS nanocomposites are capable of good electrochemical performance with mechanical flexibility, suggesting these nanocomposites could be outstanding anode candidates for use in flexible lithium-ion batteries. Directed self-assembly (DSA) of block copolymers (BCPs) can generate uniform and periodic patterns within guiding templates, and has been one of the promising nanofabrication methodologies for resolving the resolution limit of optical lithography. BCP self-assembly processing is scalable and of low cost, and is well-suited for integration with existing semiconductor manufacturing techniques. This talk will introduce recent research results (of my research group) on the self-assembly of Si-containing block copolymers for the achievement of sub-10 nm resolution, fast pattern generation, transfer-printing capability onto nonplanar substrates, and device applications for nonvolatile memories. An extraordinarily facile nanofabrication approach that enables sub-10 nm resolutions through the synergic combination of nanotransfer printing (nTP) and DSA of block copolymers is also introduced. This simple printing method can be applied on oxides, metals, polymers, and non-planar substrates without pretreatments. This talk will also report the direct formation of ordered memristor nanostructures on metal and graphene electrodes by the self-assembly of Si-containing BCPs. This approach offers a practical pathway to fabricate high-density resistive memory devices without using high-cost lithography and pattern-transfer processes. Finally, this talk will present a novel approach that can relieve the power consumption issue of phase-change memories by incorporating a thin $SiO_x$ layer formed by BCP self-assembly, which locally blocks the contact between a heater electrode and a phase-change material and reduces the phase-change volume. The writing current decreases by 5 times (corresponding to a power reduction of 1/20) as the occupying area fraction of $SiO_x$ nanostructures varies.

• 전기전자학회논문지
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• 제13권4호
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• pp.82-88
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• 2009

본 논문에서는 새로운 고효율의 절연형 스텝 업-다운 DC/DC 초퍼에 대해 해석하였다. 일반적으로 고효율의 초퍼를 만들기 위해서는 전력변환기내에 사용된 반도체 스위칭 소자의 손실이 최소화 되어야 한다. 본 논문에서는 부분공진 회로를 초퍼에 추가하여 고효율을 실현시킨다. 제안한 초퍼에 사용된 제어용 스위칭 소자들은 부분공진기법에 의해 소프트 스위칭으로 동작하고, 이에 따른 제어용 스위칭 소자들은 전압과 전류의 스트레스 없이 동작한다. 그 결과 제안한 초퍼는 스위칭 손실의 저감에 의해 고효율로 구동한다. 그리고 제안한 초퍼는 펄스 변압기를 이용하여 입력단과 출력단을 절연시켜, 전기적 절연이 요구되는 전력변환기들에 적용되어 고효율의 전력변환시스템을 개발할 수 있는 장점이 부여된다. 제안한 절연형 스텝 업-다운 초퍼의 소프트 스위칭 동작과 시스템 효율은 다양한 시뮬레이션과 실험결과를 통해 그 타당성이 입증된다.

• Journal of information and communication convergence engineering
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• 제10권2호
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• pp.187-193
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• 2012

A 1 GHz CMOS fast-lock phase-locked loop (PLL) is proposed to support the quick wake-up time of mobile consumer electronic devices. The proposed fast-lock PLL consists of a conventional charge-pump PLL, a frequency-to-digital converter (FDC) to measure the frequency of the input reference clock, and a digital-to-analog converter (DAC) to generate the initial control voltage of a voltage-controlled oscillator (VCO). The initial control voltage of the VCO is driven toward a reference voltage that is determined by the frequency of the input reference clock in the initial mode. For the speedy measurement of the frequency of the reference clock, an FDC with a parallel architecture is proposed, and its architecture is similar to that of a flash analog-to-digital converter. In addition, the frequency-to-voltage converter used in the FDC is designed simply by utilizing current integrators. The circuits for the proposed fast-lock scheme are disabled in the normal operation mode except in the initial mode to reduce the power consumption. The proposed PLL was fabricated by using a 0.18-${\mu}m$ 1-poly 6-metal complementary metal-oxide semiconductor (CMOS) process with a 1.8 V supply. This PLL multiplies the frequency of the reference clock by 10 and generates the four-phase clock. The simulation results show a reduction of up to 40% in the worstcase PLL lock time over the device operating conditions. The root-mean-square (rms) jitter of the proposed PLL was measured as 2.94 ps at 1 GHz. The area and power consumption of the implemented PLL are $400{\times}450{\mu}m^2$ and 6 mW, respectively.

• 대한전자공학회논문지SD
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• 제39권1호
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• pp.83-88
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• 2002

HFET 소자의 선형성과 게이트-트레인 항복특성을 향상시키기 위해 부분채널 도핑된 Al/sub 0.25/Ga/sub 0.75/As/In/sub 0.25/Ga/sub 0.75/As/Al/sub 0.25/Ga/sub 0.75/As 이종접합 구조를 갖는 FET를 제안하였다. 제안된 HFET는 게이트 전극 아래로 도핑되지 않은 AlGaAs 진성공급층을 두어 -2OV 의 높은 항복전압을 얻었다. 또한 소자의 InGaAs 채널에 부분 도핑을 실시하여, 균일 채널 도핑을 실시한 경우보다 향상된 선형성을 유도하였고, 2차원 전산모사 견과와 제작 및 측정결과를 통해 선형성의 향상을 확인하였다. 본 실험에서 제안된 HFET소자는 DC측정 결과와 고주파측정 결과 모두에서 기존의 FET소자들에 비해 향상된 선형성을 나타내었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.247.1-247.1
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• 2014

The capacitive coupled plasma is used widely in the semiconductor industries. Especially, the uniformity of the industrial plasma is heavily related with defect ratio of devices. Therefore, the industries need the capacitive coupled plasma source which can generate the uniform plasma and control the plasma's uniformity. To achieving the uniformity of the large area plasma, we designed multi-powered electrodes. We controlled the uniformity by controlling the power of each electrode. After this work, we started to research another concept of the plasma device. We make the plasma chamber that has multi-ground electrodes imaginary (CST microwave studio) and simulate the electric field. The shape of the multi-ground electrodes is ring type, and it is same as the shape of the multi-power electrodes that we researched before. The diameter of the side electrode's edge is 300mm. We assumed that the plasma uniformity is related with the impedance of ground electrodes. Therefore we simulated the imaginary chamber in three cases. First, we connected L (inductor) and C (capacitor) at the center of multi-ground electrodes. Second, we changed electric conductivity of multi-ground electrode. Third, we changed the insulator's thickness between the center ground electrode and the side ground electrode. The driving frequency is 2, 13.56 and 100 MHz. We switched our multi-powered electrode system to multi-ground electrode system. After switching, we measured the plasma uniformity after installing a variable vacuum capacitor at the ground line. We investigate the effect of ground electrodes' impedance to plasma uniformity.

• 한국인터넷방송통신학회논문지
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• 제15권6호
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• pp.181-186
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• 2015

최근 통신 빛 반도체 기술의 급격한 발전과 함께 소규모 기기에도 컴퓨팅 기능을 탑재하는 사물인터넷 시장이 부상하고 있다. 사물인터넷을 위한 저장장치는 전력소모와 물리적 크기에 제한이 있어 기존 HDD나 SSD 대신 NVRAM 기반의 스토리지가 사용될 것으로 전망되고 있다. 그러나 현재 사물인터넷 플랫폼 기술은 기존의 전통적인 스토리지를 타겟으로 설계되어 NVRAM 스토리지에서는 다양한 비효율성을 초래할 수 있다. 본 논문은 현재의 다양한 운영체제의 I/O 기법들의 효용성과 성능을 NVRAM 스토리지 환경에서 평가하고 분석하여 향후 사물인터넷을 위한 스토리지 기술에 대해 방향성을 제시한다.

• 한국정보전자통신기술학회논문지
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• 제11권2호
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• pp.189-194
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• 2018

현재 대부분의 집적회로는 bulk CMOS 기술을 사용해서 제작되고 있으나 전력 소모를 낮추고 die 크기를 줄이기에는 한계점에 도달해있다. 이러한 어려움을 획기적으로 극복할 수 있는 초저전력 기술로서 SOI CMOS 기술이 최근에 크게 각광을 받고 있다. 본 논문에서는 100 nm Thin SOI 기판 위에 제작된 n-채널 MOSFET 소자들의 열전자 효과들의 온도 의존성에 관한 연구 결과들이 논의되었다. 소자들이 LDD 구조를 갖고 있음에도 불구하고 열전자 효과들이 예상보다 더 심각한 것으로 나타났는데, 이는 채널과 기판 접지 사이의 직렬 저항이 크기 때문인 것으로 믿어졌다. 온도가 높을수록 채널에서의 phonon scattering의 증가와 함께 열전자 효과는 감소하였는데, 이는 phonon scattering의 증가는 결과적으로 열전자의 생성을 감소시켰기 때문인 것으로 판단된다.

• 조명전기설비학회논문지
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• 제13권4호
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• pp.87-95
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• 1999

새로운 종류의 고체상태 대전력, 고속전자장치 즉 광전도전력스위치(PCPS)의 가장 큰 문제점은 평균전계하의 표면에서 스위치 섬락의 대부분이 반도체의 벌크파괴보다 낮다는 것이다. 이러한 문제를 극복하고 고밀도 고체 전력 스위치에 사용할 수 있는 유일한 방법이 고체 절연물로 표면을 페시베이션(Passivation)하는 것이다. 본 실험에서 Silicon의 절연내력은 진공중에서 10[kV/cm]에서 심하게 열화되어졌고, 기중에서 30[kV/cm], SF6에서 80∼90[kV/cm]으로 개선되지만, 스위치의 주 응용이 진공 또는 우주에서 사용되기 때문에 이러한 현상은 매우 심각한 문제이다. 페시베이션후 소자들은 진공과 기중에서 언페시베이션된 소자가 SF6내에서 얻을 수 있는 만큼의 높은 파괴값을 가졌다. 이러한 결과로 볼 때 페시베이션된 소자들이 매우 우수한 파괴값을 가진다는 것을 알 수 있다. 본 논문은 고전계 하에서 페시베이션 전·후 실리콘 파괴의 주 특성과 메커니즘에 대해 밝혔다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 추계학술대회 논문집
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• pp.523-524
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• 2007

This paper discusses the planarization process of thick copper film structure used for power supply device. Chemical mechanical polishing(CMP) has been used to remove a metal film and obtain a surface planarization which is essential for the semiconductor devices. For the thick metal removal, however, the long process time and other problems such as dishing, delamination and metal layer peeling are being issued, Compared to the traditional CMP process, Electro-chemical mechanical planarization(ECMP) is suggested to solve these problems. The two-step process composed of the ECMP and the conventional CMP is used for this experiment. The first step is the removal of several tens ${\mu}m$ of bulk copper on patterned wafer with ECMP process. The second step is the removal of residual copper layer aimed at a surface planarization. For more objective comparison, the traditional CMP was also performed. As an experimental result, total process time and process defects are extremely reduced by the two-step process.

• 한국정보통신학회논문지
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• 제18권7호
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• pp.1777-1783
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• 2014

본 연구에서는 전자장비 내방사화 기술의 새로운 효율적 접근방법인 전원제어형 방호장치에서 핵심 기능을 수행하는 고속 반도체 센서를 개발하고 그 특성을 분석하였다. 먼저, 펄스방사선에 의한 다이오드 내부에서의 생성 전하를 계산한 후 TCAD로 모델링하여 $42{\mu}m$ 진성층의 실리콘 에피텍시 웨이퍼 기반의 고속 신호탐지용 PIN 다이오드 센서를 다양한 구조로 설계하였다. PAL의 Test LINAC의 전자빔 변환 감마방사선 4.88E8 rad(Si)/sec에 대한 실측시험에서 소자의 면적에 비례하는 광감도와 응답속도 증가 결과를 얻었으며 포화특성과 소자의 균일성을 기준으로 2mm직경의 센서를 최적으로 판단되었다. 선정 센서를 대상으로 한 펄스감마선 고출력 범위(2.47E8 rad(Si)/sec~6.21E8 rad(Si)/sec)로 선량률 가변시험에서는 개발한 소자가 시험장치의 고 선량률 영역에서 전원제어 신호처리에 충분한 60mA 이상의 광전류 피크값과 함께 350 ns 이하의 고속 응답특성을 가지는 선형적 센서임을 확인하였다.