• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2007년도 춘계종합학술대회
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• pp.528-531
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• 2007

본 논문에서는 4인치 WVGA 광학 보상 복굴절형 (Optical Compensated Bend, OCB) 디스플레이 패널을 제안한다. 개발한 패널은 블랙 데이터 삽입 기능을 가진 저온 폴리 실리콘 (low-temperature poly-Si, LTPS) 집적 게이트 구동 회로를 내장하고 있다. 블랙 데이터 삽입 기능은 4ms의 고속 응답 시간 및 $160^{\circ}$의 광 시야각을 가능하게 한다. 본 연구에서는 상대적으로 적은 소비전력을 가진 밝은 영상에 대해 RGBW 픽 셀 구조를 적용하였다. 패널의 특성은 OCB 광학효율을 극대화하였고, 구동 중 영상의 안정성을 유지하는 목표를 달성 할 수 있었다. 패널 상에 OCB 구동을 위해 필요한 회로를 LTPS를 이용하여 설계함으로써 새로운 외부 구동 IC 개발 없이 고효율 OCB 모드를 구현할 수 있었다.

• 한국통신학회논문지
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• 제22권9호
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• pp.1941-1948
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• 1997

Code Division Multiple Access(CDMA) 통신방식을 채택한 휴대용 이동전화기의 중간주파수(intermediate frequency: IF) 아날로그 IC의 송신부를 구성하고 있는 저전력 선형특성을 지닌 CMOS 업 컨버젼 믹서(upconversion mixer)의 설계, 제작 및 특성 측정에 대해 기술하였다. 업 컨버젼 믹서의 구조는 복제 V-I 변환기를 사용하여 그 선형성을 확장한 형태의 회로기술을 채택하였다. 설계된 업 컨버젼 믹서는 $0.8{\mu}\textrm{m}$ N-well CMOS 2-poly/2-metal 공정기술을 사용하여 IC로 구현하였으며 그 크기는 $0.53mm{\times}0.92mm$이다. 소비전력은 3.3V 공급전원과 130MHz Local Oscillation(LO) 클럭이 인가되었을 때 30mW이다. 출력의 1dB compression 특성은 2-tone 입력신호가 인가되고 $25{\Omega}$ 부하를 가질 때에 -28dBm이다.

• 한국통신학회논문지
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• 제14권3호
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• pp.189-196
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• 1989

본 논문에서는 BICMOS 게이트 어레이 시스템 구성시 내부의 논리회로 부분은 CMOS 소자로 입출력부는 바이폴라 소자를 이용할 수 있는 공정과 소자 개발을 하고자 하였다. BICMOS게이트 어레이 공정은 폴리게이트 p-well CMOS 공정을 기본으로 하였고, 소자설계의 기본개념은 공정흐름을 복잡하지 않게 하면서 바이폴라, CMOS 소자 각각의 특성을 좋게 하는데 두었다. 시험결과로서, npn1 트랜지스터의 hFE 특성은 120(Ic=1mA) 정도이고, CMOS 소자에서는 n-채널과 p-채널이 각각 1.25um, 1.35um 까지는 short channel effect 현상이 나타나지 않았고, 41stage ring oscillator의 게이트당 delay 시간은 0.8ns이었다.

• 전자공학회논문지C
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• 제36C권5호
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• pp.27-37
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• 1999

비냉각 열상장비의 핵심 부품으로 사용되는 InfraRed Focal Plane Array(IRFPA)용 CMOS ReadOut IC (ROIC)를 설계하였다. 설계된 ROIC는 64×64 배열의 Barium Strontium Titanate(BST) 적외선 검출기에서 검출되는 신호를 받아 이를 적절히 증폭하고 잡음제거 필터링을 거쳐 pixel 단위로 순차적으로 출력하는 기능을 수행하며, 검출기 소자와의 임피던스 매칭, 저잡음 및 저전력 소모, 검출기 소자의 pitch 등의 사양을 만족하도록 설계되었다. 검출기 소자와 전치 증폭기 사이의 임피던스 매칭을 위해 MOS 다이오드 구조를 기본으로 하는 새로운 회로를 고안하여 적용함으로써 표준 CMOS 공정으로 구현이 가능하도록 하였다. 또한, tunable 저역통과 필터를 채용하여 신호대역 이상의 고주파 잡음이 제거되도록 하였으며, 단위 셀 내부에 클램프 회로를 삽입하여 출력신호의 신호 대 잡음비가 개선되도록 하였다. 64×64 IREPA ROIC는 0.65-㎛ 2P3M (double poly, tripple metal) N-Well CMOS 공정으로 설계되었으며, 트랜지스터, 커패시터 및 저항을 포함하여 약 62,000여개의 소자로 구성되는 코어 부분의 면적은 약 6.3-{{{{ { mm}_{ } }}}}×6.7-{{{{ { mm}_{ } }}}}이다.

• 대한전자공학회논문지SD
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• 제42권6호
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• pp.1-8
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• 2005

본 논문에서는, 1.8V 6bit 2GSPS Nyquist CMOS A/D 변환기를 제안한다. 6bit의 해상도와 초고속의 샘플링과 입력 주파수를 만족시키면서 저 전력을 구현하기 위하여 Interpolation Flash type으로 설계되었다. 같은 해상도의 Flash A/D 변환기에 비해 프리앰프의 수가 반으로 줄기 때문에 작은 입력 커패시턴스를 가지며 면적과 전력소모 작게 할 수 있다. 또한 본 연구에서는 고속 동작의 문제점들을 해결하기 위하여 새로운 구조의 One-zero Detecting Encoder, Reference Fluctuation을 보정하기 위한 회로, 비교기 자체의 Offset과 Feedthrough에 의한 오차를 최소화하기 위하여 Averaging Resistor와 SNDR을 향상시키기 위한 Track & Hold, 제안하는 Buffered Reference를 설계하여 최종적으로 2GSPS Nyquist 입력의 A/D converter 출력 결과를 얻을 수가 있었다. 본 연구에서는 1.8V의 공급전압을 가지는 0.18$\mu$m 1-poly 3-metal N-well CMOS 공정을 사용하였고, 소비전력은 145mW로 Full Flash 변환기에 비해 낮음을 확인 할 수 있었다. 실제 제작된 칩은 측정결과 2GSPS에서 SNDR은 약 36.25dB로 측정되었고, Static 상태에서 INL과 DNL은 각각 $\pm$0.5LSB 로 나타났다. 유효 칩 면적은 977um $\times$ 1040um의 면적을 갖는다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.53-61
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• 2006

고속 Flash, Pipelining type의 CMOS A/D 변환기에서 Sampling frequency가 고주파로 올라감에 따라 Clock Feed-through 현상, Kick-back 현상 등의 영향으로 DC Reference voltage 흔들림 현상이 심화되고 있다. 뿐만 아니라 측정 시 외부 Noise가 Reference voltage에 적지 않은 영향을 미친다는 것을 감안 할 때 High speed A/D converter에서 Reference fluctuation 감쇄회로는 반드시 필요하다. 기존의 방식은 단순히 커패시터를 이용했으나 면적이 크고 효과가 좋지 않다는 단점이 있다. 본 논문에서는 Transmission Gate를 이용한 reference fluctuation 감쇄 회로를 제안하고 흔들림 현상이 크게 개선되었음을 정량적 분석 및 측정을 통하여 증명하였다. 제안하는 회로의 측정을 위해 6bit의 해상도를 갖는 2GSPS CMOS A/D 변환기를 설계 및 제작하였다. 제작된 A/D 변환기를 이용하여 Reference 전압이 40mV의 흔들림이 있음에도 원하는 범위 내에서 동작함을 측정하였다. 본 연구에서는 1.8V $0.18{\mu}m$ 1-poly 5-metal N-well CMOS 공정을 사용하였고, 소비전력은 145mW로 Full Flash 변환기에 비해 낮았다. 실제 제작된 칩의 SNDR은 약 36.25dB로 측정되었고, INL과 DNL은 각각 ${\pm}0.5$ LSB 이하로 나타났다. 유효칩 면적은 $997um\times1040um$ 이었다.

• Bulletin of the Korean Chemical Society
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• 제32권5호
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• pp.1650-1656
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• 2011

A series of potent tricyclic derivatives with a non-aromatic amide as potent PARP-1 inhibitors were successfully synthesized and their PARP-1 inhibitory activity was evaluated. Among the derivatives, 2-(1-propylpiperidin-4-yloxy)-7,8,9,10-tetrahydrophenanthridin-6(5H)-one 23c displayed potent activity in a PARP-1 enzymatic assay and cell-based assay ($IC_{50}$ = 0.142 ${\mu}M$, $ED_{50}$ = 0.90 ${\mu}M$) with good water solubility. Further, molecular modeling studies confirmed the obtained biological results.

• Journal of Nutrition and Health
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• 제36권4호
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• pp.382-388
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• 2003

(-)-Epigallocatechin-3-gallate (EGCG) is a polyphenolic compound found in peen tea leaves, and has been known to be one of the most potent catechin species which inhibits cell growth most possibly through an apoptotic cell death. We investigated the apoptotic activity of (-)-EGCG on the human myeloid leukemia cell line, HL-60. Our results of MTT test indicated that (-)-EGCG had a significant antiproliferation effect in HL-60 cells with $IC_{50}$/ (50% inhibition concentration) value of 65 $\mu$M. Giemsa statining of HL-60 cells treated with (-)-EGCG (100 $\mu$M) for 6hrs showed a typical apoptosis-specific morphological change including shrinkage of the cytoplasm, membrane blobbing and compaction of the nuclear chromatin. The DNA fragmentation was observed from the agarose gel electrophoresis of cells treated with (-)-EGCG for 3hrs or longer, and was progressed to a greater degree as treatment time increases. Treatment of the cells with (-)-EGCG (100 $\mu$M) resulted in a rapid release of mitochondrial cytochrome c into the cytosol, and a subsequent cleavage of caspase-3 to an active form in a treatment-time dependent manner. (-)-EGCG (100 $\mu$M) also stimulated proteolytic cleavage of poly-(ADP-ribose) polymerase (PARP) to an active form in HL-60 cells. Tlken together, (-)-EGCG appears to induce the apoptosis in human myeloid leukemia cells via a caspase-dependent pathway. These results suggest the possible application of (-)-EGCG, the major active compound in green tea, as an antiproliferative agent for cancer prevention.

• 전자공학회논문지 IE
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• 제47권2호
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• pp.13-20
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• 2010

본 논문에서는 PWM을 활용한 전류모드 고효율 PWM DC-DC 전원변환 집적회로(Integrated Circuit)를 설계하였다. IC에 인가할 수 있는 최대 전압은 40[V]이며 입력 전압이 DC 2.8[V]~330[V]일 때 출력 전압을 이 보다 높은 전압으로 바꿀 수 있는 한편 외부 저항비나 트랜스의 권선비를 조정하여 원하는 DC 전압을 만들어 낼 수 있다. 출력전압의 3[%] 오차를 유지하면서 3[A] 이상의 전류를 부하에 공급할 수 있도록 구현하였다. 제작공정은 0.6[um], 2P_2M CMOS 공정을 사용하였다. 전원전압이 3.6[V]일 때 대기상태에서 소비전력은 1[mW]이하이고 최대 전력변환 효율은 약 86[%]이다. 칩 사이즈는 2100*2000[um2]이며, 칩을 소형패키지에 내장하여 조립하였기 때문에 휴대형기기나 소형 전자기기에 적용이 편리하게 되어 있다.

• 전자공학회논문지
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• 제51권5호
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• pp.219-225
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• 2014

본 논문에서는 가정용 교류 전원을 DC 전원으로 변환하여 가전기기에 사용할 수 있는 역률 개선 회로를 설계하였다. 역률은 공급되는 교류 전원의 전압과 전압의 위상차 뿐만 아니라 특정구간에서 발생되는 급격한 전류 파형의 불균형 등과도 관련이 있다. 설계된 본 회로는 부하에 공급되는 교류전력의 전류 파형은 전압파형과 위상차가 적으면서 정현파에 가깝게 공급하는 기능을 제공한다. 자체 발진하는 10[kHz]~100[kHz] 내외의 주파수로 AC 전원에 연결된 코일을 스위칭 한 후 코일전류를 부하에 공급하는 기능을 위한 회로, AC 파형의 zero crossing 지점을 찾는 기능을 함께 수행하는 multiplier 회로, UVLO, OVP, BGR 등의 회로를 한 개의 IC에 집적할 수 있도록 설계하였다. 제작공정은 최소선폭 $0.5[{\mu}m]$, 내압 20[V], 2P_2M CMOS 공정을 사용하여 설계하였고 시뮬레이션을 통하여 전체 기능을 검증하였다.