• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2003.04a
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• pp.111-114
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• 2003

Compared to a conventional atomic layer deposition (ALD) grown Al203 film, Plasma enhanced ALD (PEALD) grown AION film was revealed to possess a large breakdown field, which is necessary for stable operation of thin film electroluminescent (TFEL) device. Also, AION is more stable than Al203 films grown by PEALD or by ALD after post-annealing process, which is inevitably required to improve luminance property of phosphor. Furthermore, AION films were applied to insulators of ZnS:Tb TFEL device. Resultant1y, they show better stability than ALD grown insulators under high electric field.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2009.05a
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• pp.182-183
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• 2009

플라즈마 원자층 증착법을 이용하여 Ru-TiN 빅막을 합성하였다. 박막 내 Ru의 함량은 Ru의 unit-cycle의 수에 따라 선형적으로 증가하였으며, Ru 함량이 증가함에 따라 박막의 비저항을 $3700{\mu}{\Omega}{\cdot}cm$에서 $190{\mu}{\Omega}{\cdot}cm$까지 자유롭게 조절할 수 있었다. Ru의 함량이 0.40 이상인 경우, Ru과 TiN 두물질이 교차 증착되어 서로의 결정 성장을 충분히 억제함으로서, 비정질구조를 가짐을 확인할 수 있었다. 또한, $O_2$ 분위기에서 열처리를 진행한 결과, Ru의 조성비가 0.40이상인 경우 $700^{\circ}C$까지 면저항의 변화가 거의 없음을 확인할 수 있었다.

• 한국정보디스플레이학회:학술대회논문집
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• 2005.07a
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• pp.269-271
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• 2005

Using optimized sputtering condition of a-Si and $SiO_2$ thin film, we can obtained the large grained poly-Si film on PES substrate. The gate dielectric grown by plasma enhanced atomic layer deposition, laser activation and organic interlayer dielectric material make TFTs on PES possible with mobility of $11cm^2/Vs$ (nMOS) and $7cm_2/Vs$ (pMOS).

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.538-539
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• 2013

여러 장점으로 인해 OLED는 디스플레이 및 조명 등 적용분야가 넓어지고 있지만, 수분 및 산소에 취약하여 그 수명이 제한되는 단점이 있다. 이를 해결하고자 현재까지는 glass cap을 이용한 encapsulation 기술이 적용되고 있지만, flexible 기판에 적용하지 못하는 문제가 있다. 이러한 문제를 해결하고자 여러 가지 thin film encapsulation 기술이 적용되고 있으나 보다 신뢰성이 높은 기술의 개발이 절실한 때이다. Encapsulation 무기 박막 물질로서 $Si_3N_4$ 박막은 PE-CVD (Plasma Enhanced Chemical Vapor Deposition) 등의 박막 증착법을 사용한 많은 연구가 진행되어, 저온에서의 좋은 품질의 박막 증착이 가능하지만, 100도 이하의 thermal budget을 갖는 OLED Encapsulation에 사용하기에는 충분하지 않았다. CVD 박막의 특성을 더욱 개선하기 위해 최근 ALD (Atomic Layer Deposition) 방법을 통한 $Al_2O_3$ film 증착 방법이 연구되고 있지만, 낮은 증착 속도로 인해 양산에 걸림돌이 되고 있다. 본 연구에서는 또 다른 해결책으로서 Digital CVD 방법을 이용한 양질의 $Si_3N_4$ 박막의 증착을 연구하였다. 이것은 ALD 증착법과 유사하며, 1st step에서 PECVD 방법으로 4~5 ${\AA}$의 얇은 silicon 박막을 증착하고, 2nd step에서 nitrogen plasma를 이용하여 질화 반응을 진행하고, 이러한 cycle을 원하는 두께가 될 때까지 반복적으로 진행된다. 이 때 1 cycle 당 증착속도는 7 ${\AA}$/cycle 정도였다. 최적의 증착 방법과 조건으로 기존의 CVD $Si_3N_4$ 박막 대비 1/5 이하로 pinhole을 최소화 할 수는 있지만 완벽하게 제거하기는 힘든 문제가 있고, 이를 해결하기 위한 개선을 위한 접근 방법이 필요하다고 판단하였다. 본 연구에서는 무기물 박막인 carbon nitride를 이용한 SiN/C:N multilayer 증착 연구를 진행하였다. Fig. 1은 CVD 조건으로 증착된 두께 750 nm SiN film에서 여러 층의 C:N film layer를 삽입했을 때, 38 시간의 85%/$85^{\circ}C$ 가속실험에 따라 OLED의 발광 사진이다. 그림에서 볼 수 있듯이 C:N 층을 삽입하고 또한 그 박막의 수가 증가함에 따라서 OLED에 대한 encapsulation 특성이 크게 개선됨을 확인할 수 있다.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.26 no.3
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• pp.177-182
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• 2013

Transparent thin film transistors (TTFT) were fabricated on $N^+$ Si wafers. $SiO_2$, $Si_3N_4/SiO_2$ and $Al_2O_3/SiO_2$ grown on the wafers were used as gate insulators. The rf magnetron sputtered zinc tin oxide (ZTO) films were adopted as active layers. $N^+$ Si wafers were wet-oxidized to grow $SiO_2$. $Si_3N_4$ and $Al_2O_3$ films were deposited on the $SiO_2$ by plasma enhanced chemical vapor deposition (PECVD) and atomic layer deposition (ALD), respectively. The mobility, $I_{on}/I_{off}$ and subthreshold swing (SS) were obtained from the transfer characteristics of TTFTs. The properties of gate insulators were analyzed by comparing the characteristics of TTFTs. The property variation of the ZTO TTFTs with time were observed.

• Korean Journal of Materials Research
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• v.23 no.10
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• pp.550-554
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• 2013

As continued scaling becomes increasingly difficult, 3D integration has emerged as a viable solution to achieve higher bandwidths and good power efficiency. 3D integration can be defined as a technology involving the stacking of multiple processed wafers containing integrated circuits on top of each other with vertical interconnects between the wafers. This type of 3D structure can improve performance levels, enable the integration of devices with incompatible process flows, and reduce form factors. Through silicon vias (TSVs), which directly connect stacked structures die-to-die, are an enabling technology for future 3D integrated systems. TSVs filled with copper using an electro-plating method are investigated in this study. DC and pulses are used as a current source for the electro-plating process as a means of via filling. A TiN barrier and Ru seed layers are deposited by plasma-enhanced atomic layer deposition (PEALD) with thicknesses of 10 and 30 nm, respectively. All samples electroplated by the DC current showed defects, even with additives. However, the samples electroplated by the pulse current showed defect-free super-filled via structures. The optimized condition for defect-free bottom-up super-filling was established by adjusting the additive concentrations in the basic plating solution of copper sulfate. The optimized concentrations of JGB and SPS were found to be 10 and 20 ppm, respectively.

• JSTS:Journal of Semiconductor Technology and Science
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• v.5 no.2
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• pp.107-112
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• 2005

We present an AlGaN/GaN metal-insulator-semiconductor-heterostructure field effect transistor (MIS-HFET) with an $Al_2O_3-HfO_2$ laminated high-k dielectric, deposited by plasma enhanced atomic layer deposition (PEALD). Based on capacitance-voltage measurements, the dielectric constant of the deposited $Al_2O_3-HfO_2$ laminated layer was estimated to be as high as 15. The fabricated MIS-HFET with a gate length of 102 m exhibited a maximum drain current of 500 mA/mm and maximum tr-ansconductance of 125 mS/mm. The gate leakage current was at least 4 orders of magnitude lower than that of the reference HFET. The pulsed current-voltage curve revealed that the $Al_2O_3-HfO_2$ laminated dielectric effectively passivated the surface of the device.

• Korean Journal of Materials Research
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• v.15 no.10
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• pp.626-631
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• 2005

GaN-related compound semiconductors were grown on the corrugated interface substrate using a metalorganic chemical vapor deposition system to increase the optical power of white LEDs. The patterning of substrate for enhancing the extraction efficiency was processed using an inductively coupled plasma reactive ion etching system and the surface morphology of the etched sapphire wafer and that of the non-etched surface were investigated using an atomic force microscope. The structural and optical properties of GaN grown on the corrugated interface substrate were characterized by a high-resolution x-ray diffraction, transmission electron microscopy, atomic force microscope and photoluminescence. The roughness of the etched sapphire wafer was higher than that of the non-etched one. The surface of III-nitride films grown on the hemispherically patterned wafer showed the nano-sized pin-holes that were not grown partially. In this case, the leakage current of the LED chip at the reverse bias was abruptly increased. The reason is that the hemispherically patterned region doesn't have (0001) plane that is favor for GaN growth. The lateral growth of the GaN layer grown on (0001) plane located in between the patterns was enhanced by raising the growth temperature ana lowering the reactor pressure resulting in the smooth surface over the patterned region. The crystal quality of GaN on the patterned substrate was also similar with that of GaN on the conventional substrate and no defect was detected in the interface. The optical power of the LED on the patterned substrate was $14\%$ higher than that on the conventional substrate due to the increased extraction efficiency.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.255-255
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• 2011

$SiO_2$는 유전체 물질로서 고온에 강하고 열 변화에 민감하지 않으며 자외선을 잘 투과시키는 특성 때문에 각종 광전자 소자에 많이 응용되고 있다. 최근에는 classical thermal oxidation 방식을 이용하여 태양전지의 효율을 증가하기 위한 표면 보호막, 유기발광다이오드의 보호막 및 barrier로 적용되고 있다. $SiO_2$ 박막의 경우 RF-DC sputtering, thermal evaporation, plasma enhanced chemical vapor deposition, E-beam evaporation 등의 다양한 방법을 통하여 제작되고 있다. 이들 중 E-beam evaporation 법은 높은 증착속도, 증착방향성, 낮은 불순물농도 등 많은 장점을 가지고 $SiO_2$ 박막 증착이 가증하다. 따라서 본 연구에서는 Si 기판위에 $SiO_2$를 증착각도를 0$^{\circ}$, 25$^{\circ}$, 50$^{\circ}$, 70$^{\circ}$로 변화시켜 증착하였고, 증착속도, 빔 세기, 기판 회전속도 등을 변화시켰다. 또한, 증착 각도에 따른 유전율 차이를 무반사 특성 향상에 응용하기 위해 다양한 layer 층을 순차적으로 성장시켰다. 제작된 $SiO_2$의 나노구조의 구조적, 광학적 특성은 field emission scanning microscopy, atomic force microscopy, UV-VIS-NIS spectrophotometer를 이용하여 분석되었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.431.1-431.1
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• 2014

최근, 높은 캐리어 이동도와 유연성, 투명성의 우수한 전기적 기계적 특성을 갖는 그래핀에 관한 연구가 활발해지고 있으며 이를 기반으로 한 그래핀 field effect transistor (FET) 센서 응용 또한 관심이 커지고 있다. 작은 소자 크기, 견고한 구조, 빠른 응답속도와 CMOS 공정과의 호환성이 좋은 FET 기반의 센서의 감지 특성은 주로 전해질과 직접 접촉하는 게이트 절연체의 고유 특성에 의해 결정된다. 이러한 게이트 절연체는 일반적으로 스퍼터링, atomic layer deposition (ALD), plasma enhanced chemical vapor deposition (PECVD) 등의 진공 방법에 의해 형성되며, 이 공정 기술은 고가의 장비, 긴 공정 시간과 높은 제조비용이 요구된다. 더욱이, 위의 방식들은 소자 제작 동안에 플라즈마 발생 또는 열처리를 필요로 하게 되며 이는 그래핀 기반의 소자의 제작에 있어 큰 손상을 발생시키게 된다. 이러한 이유로 인해, 그래핀 FET 센서의 게이트 절연체의 형성에 있어 진공 증착 기술은 적절하지 않다. 본 연구에서는, 진공 증착 기술의 문제점을 극복하기 위해 sol-gel 방식을 통한 Al2O3 게이트 절연체를 갖는 그래핀 FET 센서를 제작하였다. Sol-gel 방식은 적은 비용, 공정의 단순화, 높은 처리량 뿐 아니라 소자의 대면적화 제작에 유리하다는 장점을 가지며, 또한 게이트 절연체를 증착함에 있어서 플라즈마가 발생하지 않기 때문에 그래핀 FET 제작에 쉽게 적용될 수 있다. 특히, 게이트 절연체 중 Al2O3은 우수한 화학적 안정성과 감지 특성으로 인해 본 실험에 사용하였다. 결론적으로, sol-gel 방식을 통한 Al2O3 게이트 절연체를 갖는 그래핀 FET 센서는 우수한 전기적 특성과 감지 특성 측면에서 매우 전망적이다.