• IEMEK Journal of Embedded Systems and Applications
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• v.1 no.1
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• pp.20-23
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• 2006

본 논문은 MB-OFDM UWB(Multi Band-Orthogonal Frequency Division Multiplexing Ultra Wide Band) 시스템을 위한 변형된 가변 파라미터를 이용한 큐빅 인터폴레이터를 제안한다. MB-OFDM UWB 시스템은 고속의 동작속도가 필요하기 때문에, 기존 가변 파라미터를 이용한 큐빅 인터폴레이터에 병렬 처리 기술과 파이프라인 기법을 동시에 적용한다. 실험 결과, Stratix II 2S60F101020C3 디바이스를 타켓으로 최대지연경로 속도와 최대지연경로 주기가 각각 최대 88.79MHz와 11.262ns가 되었고, 동작속도는 최대 대략 200% 이상 향상되었음을 알 수 있다.

• Speech Sciences
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• v.7 no.2
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• pp.225-234
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• 2000

This paper describes the fixed-point DSP implementation of a CELP(Code-excited linear prediction)-based speech coder. The effective realization methodologies to maximize the utilization of the DSP's architectural features, specifically parallel movement and pipelining are also presented together with the implementation results targeted for the ITU-T standard G.723.1 using Motorola DSP56362. The operation of the implemented speech coder is verified using the test vectors offered by the standard as well as using the peripheral interface circuits designed for the coder's real-time operation.

• JSTS:Journal of Semiconductor Technology and Science
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• v.14 no.3
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• pp.284-299
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• 2014

Coarse-grained reconfigurable architecture (CGRA)-based multi-core architecture aims at achieving high performance by kernel level parallelism (KLP). However, the existing CGRA-based multi-core architectures suffer from much energy and performance bottleneck when trying to exploit the KLP because of poor resource utilization caused by insufficient flexibility. In this work, we propose a new ring-based sharing fabric (RSF) to boost their flexibility level for the efficient resource utilization focusing on the kernel-stream type of the KLP. In addition, based on the RSF, we introduce a novel inter-CGRA reconfiguration technique for the efficient pipelining of kernel-stream on CGRA-based multi-core architectures. Experimental results show that the proposed approaches improve performance by up to 50.62 times and reduce energy by up to 50.16% when compared with the conventional CGRA-based multi-core architectures.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.35C no.5
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• pp.1-10
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• 1998

In this paper, a new hardware-software patitioning algorithm is presented, in which the system behavioral description containing a mixture of hardware and softwae components is partitioned into the hardware part and the software part. In this research, new techniques to optimally partition a mixed system under certain specified constaints such as performance, area, and delay, have been developed. During the partitioning process, the overhead due to the communication between the hardware and software parts are considered. New featues have been added to adjust the hierarchical level of partitioning. Power consumption, memory cost, and the effect of pipelining can also be considered during partitioning. Another new feature is the ability to partition a DSP system under throughput constraints. This feature is important for real time processing. The developed partitioning system can also be used to evaluate various design alternatives and architectures.

• Journal of the Korean Institute of Telematics and Electronics B
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• v.32B no.3
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• pp.31-37
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• 1995

In this paper, we propose a programmable 16 bit DSP architecture using FIFO instruction memory. With this DSP architecture, System structure, BUS structure, instruction set ant and an assembler for system test are developed. The characteristic of this structure is that it simply fetches instructions not from RAM but from FIFO using shift operations. Accordingly, System can be designed regardless of RAM access time. One cycle is enough to execute an instruction, if instruction pipeline is operated. Another merit of this structure is that we can obtain the same effect as instruction pipelining without constructing a complex pipelined controller by decreasing the pipeline number.

• The Transactions of The Korean Institute of Electrical Engineers
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• v.57 no.9
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• pp.1652-1659
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• 2008

With the increase of huge amount of data in network systems, ultimate high-speed network has become an essential requirement. In such systems, the encryption and decryption process for security becomes a bottle-neck. For this reason, the need of hardware implementation is strongly emphasized. In this study, a mixed inner and outer round pipelining architecture is introduced to achieve high speed performance of ARIA hardware. Multiplexers are used to control the lengths of rounds for 3 types of keys. Merging of encryption module and key initialization module increases the area efficiency. The proposed hardware architecture is implemented on reconfigurable hardware, Xilinx Virtex2-pro. The hardware architecture in this study shows that the area occupied 6437 slices and 128 BRAMs, and it is translated to throughput of 24.6Gbit/s with a maximum clock frequency of 192.9MHz.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.24-26
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• 2000

본 논문에서는 RSA 암호 시스템의 핵심 과정인 모듈로 멱승(Modular Exponentiation) 연산에 대한 새로운 하드웨어 구조를 제시한다. 기존의 몽고메리 알고리즘을 사용하였지만 다른 논문들이 Dependence Graph를 수직으로 매핑(Mapping)한 것과는 달리 여기서는 수평으로 매핑하여 1차원 선형 어레이(linear array) 구조를 구성하였다. 본 논문에서 사용한 방법의 장점은 결과가 시리얼(serial)로 나와서 바로 입력으로 들어갈 수 있기 때문에 100%의 처리율(throughput)을 이룰 수 있고, 수직 매핑 방식에 비해 절반의 클럭 횟수로 연산을 해낼 수 있다는 점이다. 또한 내부 계산 구조의 지역성(Locality) , 규칙성(Regularity) 및 모듈성(Modularity) 등으로 인해 실시간 고속 처리를 위한 VLSI 구현에 적합하다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 1997.11a
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• pp.63-67
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• 1997

The ISO(International Standard Organization) has standardized MPEG-2 audio. The MPEG-2 audio compression algorithm is based upon subband analysis and exploits the human auditory characteristics to achieve a low bit rate with minimum perceptual loss of audio signal quality. This thesis presents an enhanced MPEG-2 audio encoder using multiple TMS320C30 general purpose DSP's. The developed system is made up of five slave boards and one master board. Each slave board performs susband analysis psychoacoustic parameter calculation for one channel, and the master board manages bit allocation, quantization, and bit-stream formatting for all channels. Parallel processing and pipelining techniques are used in hardware structure and fast algorithms are applied in each subroutine to implement a real-time process. The implemented system supports multichannel up to 5.1 and various bitrates.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.425-427
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• 2000

접속이 빈번한 웹사이트들의 서버는 동시에 수백개의 커넥션을 처리해야 하므로 효율적인 커넥션 스케줄링 기법이 요구된다. 기존의 SRPT(Shortest Remaining Processing Time first)를 이용한 커넥션 스케줄링 기법은 가장 짧은 처리시간이 남아있는 커넥션을 먼저 처리함으로써 각 문서에 대한 응답시간의 향상을 가져왔다. 그러나, 클라이언트의 요청에 의해 형성된 하나의 커넥션으로 다수의 정적 문서들을 동시에 요청할 수 있는 HTTP/1.1에서 크기가 다른 다수의 정적 문서들이 요청됐을 때, 각 문서에 대한 응답시간은 빠를 수 있으나 커넥션에 대한 전체 응답시간의 향상은 보장할 수 없다. 따라서 본 논문은 HTTP/1.1 환경에서 웹 서버의 CPU와 메모리의 부하가 높을 때 발생되는 성능저하의 단점을 보완하면서 정적 문서 요청에 관한 응답시간을 향상시키는 pipelining 기반의 커넥션 스케줄링 기법을 제시한다. 실험을 통해서 제안한 커넥션 스케줄링 기법이 전체적으로 커넥션에 대한 빠른 응답시간을 보이고, 스케줄링 윈도우의 사용으로 스케줄링에 공평성을 보임을 알 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10b
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• pp.123-125
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• 1998

지리 정보 시스템이서 다중 공간 조인과 같은 많은 기하 계산을 필요로 하는 질의를 처리하기 위해서는 질의에 대한 병렬화 작업을 통해 실행 시간을 최소화 하는 것이 필수적이다. 다중 공간 조인은 정제에서 많은 시간을 소비하므로 여과와 정제를 분리하여 각각을 수행하는 것이 정제 시간을 단축하게 되고 따라서 좋은 성능을 나타낼 수 있다. 그러므로 다중 공간 조인을 병렬화 하기 위해서는 다중 공간 여과와 정제 각각에 대해 병렬 실행 계획을 세우는 것이 중요하다. 이 논문에서는 우선적으로 병렬 공간 여과를 수행하기 위한 두가지 알고리즘, 즉 blush tree을 사용한 다중 공간 여과와 pipelining을 사용한 다중 공간 여과의 병렬화를 비교한다. 그리고, 다중 공간 여과의 결과로서 생성되는 중간 결과 테이블에서 데이터의 중복에 따라 정제 성능의 저하가 발생되는데, 이를 효율적으로 제거하기 위한 두가지 그래프 생성 알고리즘을 제안하고 이를 비교한다. 그리고, 생성된 그래프에서 병렬 정제를 수행하기 위한 여러 가지 분할 알고리즘을 제안하고 이를 비교 평가한다. 이런 일련의 작업을 통해 우수한 성능의 병렬 다중 공간 조인 방법을 제안하고 성능 평가를 통해 최적의 병렬 수행 방법을 도출한다.