• 인터넷정보학회논문지
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• 제14권4호
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• pp.63-72
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• 2013

비즈니스 프로세스 인텔리전스(BPI)는 지식의 발견 및 분석 분야의 새로운 기술로서, BPM 기반 조직에 관련된 지식을 발견하고 이를 분석하기 위한 기술들을 말한다. BPI를 통해, 프로세스 기반 조직의 지식을 제어, 모니터링, 예측, 최적화할 수 있게 되는데, 본 논문에서는 특정 비즈니스 프로세스 모델에 참여하는 수행자들과 업무들간의 소속 관계를 나타내는 BPM 업무-수행자 소속성 네트워크 지식에 초점을 맞춘다. 즉, 본 논문에서는 BPM 업무-수행자 소속성 네트워크 지식을 위한 통계 분석 기법을 제안하며, 이를 업무-수행자 대응 분석 기법이라 정의한다. 제안하는 대응 분석 기법의 과정은 이분 행렬을 생성하고, 이에 대한 대응 분석 결과를 가시화하는 과정으로 구성되며, 이를 통해 비즈니스 프로세스 모델 또는 비즈니스 프로세스 패키지에 소속되는 수행자 그룹과 업무 그룹간의 연관 관계를 분석할 수 있다. 결론적으로, 제안하는 업무-수행자 대응 분석 기법을 통해 BPM 기반 조직을 위한 비즈니스 프로세스 모델 또는 비즈니스 프로세스 패키지의 계획 및 설계 과정에서, 업무와 수행자간의 연관 관계를 고려하여, 인적 자원 할당의 효과성과 효율성을 제고할 것이라 기대된다.

• 대한전자공학회논문지TC
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• 제41권3호
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• pp.187-187
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• 2004

이 논문에서는 임의의 블록 길이 n과 메시지 길이 k를 갖는 Reed-Solomon (RS) 부호를 연속적으로 복호하도록 프로그램 될 수 있는 가변형 RS 복호기의 효율적인 구조를 제안한다. 이 복호기는 단축형 RS 부호의 복호를 위해 영을 삽입할 필요가 없도록 하며, 변수 n과 k, 결과적으로 에러정정 능력 t의 값들을 매 부호어 블록마다 변화시킬 수 있다. 복호기는 수정 유클리드 알고리즘(modified Euclid's algorithm; MEA)을 기반으로 한 3단계 파이프라인 처리를 수행한다. 각 단계는 분리된 클럭에 의해 구동될 수 있으므로 단계 2 그리고/또는 단계 3에 고속 클럭을 사용함으로써 단지 2단계의 파이프라인 처리로 동작시킬 수 있다. 또한 입출력에서 서로다른 클럭을 사용하는 경우에도 사용할 수 있다. 각 단계는 가변 블록 길이를 갖는 RS 부호를 복호하기에 적합한 구조를 갖도록 설계되었다. 변화하는 t 값을 위해 MEA의 새로운 구조가 설계된다. MEA 블록에서 천이 레지스터들의 동작 길이는 하나 감소되었으며, t의 서로 다른 값에 따라서 변화될 수 있다. 간단한 회로로써 동작 속도를 유지하기 위해 MEA 블록은 재귀적 기법과 고속 클럭킹 기법을 사용한다. 이 복호기는 버스트 모드 뿐 아니라 연속 모드로 수신된 부호어를 복호할 수 있으며, 과 가변성으로 인해 다양한 분야에서 사용될 수 있다. GF($2^8$) 상에서 최대 10의 에러정정 능력을 갖는 가변형 RS 복호기를 VHDL로 설계하였으며, FPGA 칩에 성공적으로 합성하였다.

• 대한전자공학회논문지TC
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• 제41권3호
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• pp.29-38
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• 2004

이 논문에서는 임의의 블록 길이 n과 메시지 길이 k를 갖는 Reed-Solomon (RS) 부호를 연속적으로 복호하도록 프로그램 될 수 있는 가변형 RS 복호기의 효율적인 구조를 제안한다. 이 복호기는 단축형 RS 부호의 복호를 위해 영을 삽입할 필요가 없도록 하며, 변수 n과 k, 결과적으로 에러정정 능력 t의 값들을 매 부호어 블록마다 변화시킬 수 있다. 복호기는 수정 유클리드 알고리즘(modified Euclid's algorithm; MEA)을 기반으로 한 3단계 파이프라인 처리를 수행한다. 각 단계는 분리된 클럭에 의해 구동될 수 있으므로 단계 2 그리고/또는 단계 3에 고속 클럭을 사용함으로써 단지 2단계의 파이프라인 처리로 동작시킬 수 있다. 또한 입출력에서 서로다른 클럭을 사용하는 경우에도 사용할 수 있다. 각 단계는 가변 블록 길이를 갖는 RS 부호를 복호하기에 적합한 구조를 갖도록 설계되었다. 변화하는 t 값을 위해 MEA의 새로운 구조가 설계된다. MEA 블록에서 천이 레지스터들의 동작 길이는 하나 감소되었으며, t의 서로 다른 값에 따라서 변화될 수 있다. 간단한 회로로써 동작 속도를 유지하기 위해 MEA 블록은 재귀적 기법과 고속 클럭킹 기법을 사용한다. 이 복호기는 버스트 모드 뿐 아니라 연속 모드로 수신된 부호어를 복호할 수 있으며, 과 가변성으로 인해 다양한 분야에서 사용될 수 있다. GF(2$^{8}$ ) 상에서 최대 10의 에러정정 능력을 갖는 가변형 RS 복호기를 VHDL로 설계하였으며, FPGA 칩에 성공적으로 합성하였다.

• 대한전자공학회논문지SD
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• 제37권1호
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• pp.75-82
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• 2000

본 논문에서는 새로운 16비트 저전력 ALU(Arithmetic Logic Unit) 구조 및 회로를 제안하여 트랜지스터 레벨로 설계, 제작 및 테스트하였다. 설계한 ALU는 16개의 명령어를 수행하며 2단계 파이프라인 구조를 가진다. 제안한 ALU는 switched capacitance를 줄이기 위해 논리연산시에는 덧셈기가 스위칭하지 않도록 하였으며, P(propagation)블록의 출력을 듀얼버스(dual bus)구조로 하였다. 또한 이와 같은 ALU구조를 위한 새로운 효율적인 P 및 G(generation)블록을 제안하였다. 그 외에 저전력 실현을 위하여 ELM덧셈기, 이중모서리 천이 플립플롭double-edge triggered flip-flop) 및 조합형 논리형태(combination of logic style)을 사용하여 ALU를 구현하였다. 모의실험결과, 제안한 구조는 기존의 구조$^{[1.2]}$에 비교하여 수행되는 산술연산의 사용횟수에 대하여 논리연산의 사용횟수가 증가할수록 전력감축의 효과가 증가하였다. 수행되는 산술연산 대 논리연산의 전형적인 비율을 7:3이라고 가정할 때, 제안한 구조는 기존 구조에 비해서 12.7%의 전력감축을 보였다. 설계한 ALU는 0.6${\mu}m$ 단일폴리, 삼중금속 CMOS 공정으로 제작하였다. 칩 테스트 결과 최대동작 주파수는 53MHz로 동작하였고 전력소모는 전원전압 3.3 V, 동작 주파수 50MHz에서 33mW를 소모하였다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.20-27
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• 2010

본 논문에서는 고성능 H.264/AVC 복호기 설계를 위해 디블록킹 필터의 수행시간 단축과 저전력 설계를 위한 필터링 순서 및 효율적인 메모리 구조를 제안하고 5단 파이프라인으로 구성된 필터의 설계에 대해 기술한다. 디블록킹 필터는 블록 경계에서 발생하는 왜곡을 제거하여 영상의 화질을 개선시키지만 하나의 경계에 여러 번 필터링을 수행하여 많은 메모리 접근과 반복되는 연산과정이 수반된다. 따라서 본 논문에서는 메모리 접근과 필터 수행 사이클을 최소화하는 새로운 필터 순서를 제안 하고 반복되는 연산의 효율적 관리를 위해 파이프라인 구조를 적용하였다. 제안하는 디블록킹 필터는 메모리 읽기, 임계값 계산, 전처리 연산, 필터 연산, 메모리 쓰기로 구성된 5단 파이프라인으로 구현되어 순차적인 필터 연산에 병렬적 처리가 가능하며 각 단계에 클록 게이팅을 적용하여 하드웨어 자원에 불필요한 전력을 감소시켰다. 또한, 적은 내부 트랜스포지션 버퍼를 사용하면서 필터링 순서를 효율적으로 개선하여 필터 수행을 위한 메모리 접근과 수행 사이클을 감소시켰다. 제안하는 디블록킹 필터의 하드웨어는 Verilog HDL로 설계 하였으며 기존의 복호기에 통합하여 Modelsim 6.2g 시뮬레이터를 이용해 검증하였다. 입력으로는 표준 참조 소프트웨어 JM9.4 부호기를 통해 압축한 다양한 QCIF영상 샘플을 사용하였다. 기존 필터들과 수행 사이클을 비교한 결과, 제안하는 구조의 설계가 비교적 적은 트랜스포지션 버퍼를 사용했으며 최소 20%의 수행 사이클이 감소함을 확인하였다.

• 전자공학회논문지
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• 제49권11호
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• pp.86-94
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• 2012

본 논문에서는 고속으로 홀로그램을 생성할 수 있는 하드웨어의 구조를 제안하고 이를 구현하였다. 제안한 하드웨어는 홀로그램 평면의 행 단위로 병렬 연산을 수행할 수 있는 구조를 가지고 있고, 한 행의 각 홀로그램 화소들이 독립적으로 연산될 수 있는 알고리즘을 이용하였다. 이러한 연산 방법을 통해서 홀로그램 생성 하드웨어서 가장 문제가 되는 메모리 접근량을 대폭 감소시킴으로써 하드웨어 처리능력의 실시간성을 대폭 향상시켰다. 제안한 하드웨어는 입력 인터페이스, 초기 파라미터 연산기, 홀로그램 화소 연산기, 라인 버퍼, 그리고 메모리 제어기로 구성된다. 제안한 하드웨어는 기존의 하드웨어와 동일한 처리 능력을 가지면서도 메모리 접근횟수는 약 20,000배 감소시킬 수 있었다. 구현한 하드웨어는 198MHz에서 안정적으로 동작할 수 있었고, 168,960개의 LUT, 153,944개의 레지스터, 그리고 19,212개의 DSP 블록을 사용하였다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.101-111
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• 2008

본 논문은 40Gb/s급 광통신 시스템에서 사용되는 고속 리드-솔로몬(RS) 복호기의 하드웨어 면적을 줄인 새로운 구조를 소개하고 RS 복호기 기반의 고속 FEC구조를 제안한다. 특히 높은 데이터처리율과 적은 하드웨어 복잡도를 가지고 있는 차수 연산 블록이 제거된 pDCME 알고리즘 구조를 소개한다. 제안된 16채널 RS FEC구조는 8개의 신드롬 계산 블록이 1개의 KES 블록을 공유하는 8 채널 RS FEC구조 2개로 구성되어 있다. 따라서 4개의 신드롬 계산 블록에 1개의 KES블록을 공유하는 기존의 16채널 3-병렬 FEC 구조와 비교하여 하드웨어 복잡도를 약 30%정도 줄일 수 있다. 제안된 FEC 구조는 1.8V의 공급전압과 $0.18-{\mu}m$ CMOS 기술을 사용하여 구현하였고 총 250K개의 게이트수와 5.1Gbit/s의 데이터 처리율을 가지고 400MHz의 클럭 주파수에서 동작함을 보여준다. 제안된 면적 효율적인 FEC 구조는 초고속 광통신뿐만 아니라 무선통신을 위한 차세대 FEC 구조 등에 바로 적용될 수 있을 것이다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제5권4호
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• pp.467-478
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• 1999

실시간 태스크의 최악 실행시간을 예측할 때 과예측이 발생하는 원인은, 첫째 프로그램의 동적인 최악 실행 행태를 정적으로 분석하는 것이 근본적으로 어렵기 때문이며, 둘째 최근의 RISC 형태 프로세서에 포함되어 있는 파이프라인 실행 구조와 캐쉬 등이 그러한 정적 분석을 더욱 어렵게 만들기 때문이다. 그런데 기존의 연구에서는 각각의 과예측 원인을 해결하기 위한 방법에 대해서만 언급하고 있을 뿐 분석의 정확도에서 각 원인이 차지하는 비중에 대해서는 언급하고 있지 않다. 이에 본 연구에서는 최악 실행시간 예측시 과예측을 유발하는 원인들, 즉 분석 요소들의 영향을 정량적으로 조사함으로써 기존의 최악 실행시간 분석 기법들이 보완해야 할 방향을 제시하고자 한다. 본 연구에서는 실험이 특정 분석 기법에 의존하지 않도록 하기 위하여 시뮬레이션 방법에 기반한다. 이를 위해 분석 요소별 스위치가 포함된 MIPS R3000 프로세서를 위한 시뮬레이터를 구현하였는데, 각 스위치는 해당 분석 요소에 대한 분석의 정확도 수준을 결정한다. 모든 스위치 조합에 대해서 시뮬레이션을 반복 수행한 다음 분산 분석을 수행하여 어떤 분석 요소가 가장 큰 영향을 끼치는지 고찰한다.Abstract Existing analysis techniques for estimating the worst case execution time (WCET) of real-time tasks still suffer from significant overestimation due to two types of overestimation sources. First, it is unavoidably difficult to predict dynamic behavior of programs statically. Second, pipelined execution and caching found in recent RISC-style processors even more complicate such a prediction. Although these overestimation sources have been attacked in many existing analysis techniques, we cannot find in the literature any description about questions like which one is most important. Thus, in this paper, we quantitatively analyze the impacts of overestimation sources on the accuracy of the worst case timing analysis. Using the results, we can identify dominant overestimation sources that should be analyzed more accurately to get tighter WCET estimations. To make our method independent of any existing analysis techniques, we use simulation based methodology. We have implemented a MIPS R3000 simulator equipped with several switches, each of which determines the accuracy level of the timing analysis for the corresponding overestimation source. After repeating simulation for all of the switch combinations, we perform the variance analysis and study which factor has the largest impact on the accuracy of the predicted WCETs.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제9권1호
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• pp.1-12
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• 2003

최근 인터넷을 이용한 분산처리와 멀티미디어에 대한 연구가 활성화됨에 따라 일반 사용자에 대한 비디오 컨텐츠의 원활한 제공과 편리한 검색방법이 절실히 요구되고 있는 실정이다. 따라서 본 논문에서는 클립단위의 대표프레임 추출로 인한 비디오 인덱싱 정보를 활용함으로써 실시간으로 비디오 검색 시스템을 지원하는 웹 서비스 시스템을 설계 및 구현한다. 구현된 시스템은 비디오 컨텐츠 제공자의 원활한 서비스를 지원하는 내용기반 인덱싱 시스템과 사용자의 다양한 검색을 지원하는 웹 기반 검색 시스템으로 구성되어있다. 기존의 데이타 순차처리 검색시스템과 달리 인덱싱 시스템은 비디오 분할에 의한 대표 프레임 추출과 연관된 정보의 클러스터링에 의한 클립 과일생성 및 클립단위의 비디오 데이타베이스 구축 방법으로 이루어진다. 대표프레임 추출은 프레임 조정방식과 화질 고정방식을 동시에 채택하여 적용함으로써 고화질이 보장되는 전송환경과 느린 회선에서도 끊김없이 안정적인 스트리밍 서비스를 제공받을 수 있도록 한다. 또한 클립단위로 이루어진 비디오 인덱싱 정보의 검색 시스템은 키워드 질의에 의한 검색 방법과 대표 프레임의 2차원 브라우징 방법 및 클립의 내용을 실시간으로 볼 수 있는 방법으로 이루어진다. 결론적으로 본 논문에서 제안한 시스템은 실제 네트워크 환경에서 보다 안정된 스트리밍 서비스를 제공받을 수 있으며, 클립 기반에서 부분적인 비디오 데이타 검색의 편리성을 제공하기 위해 검색 엔진을 범용으로 사용하는 데이타베이스를 이용함으로써 비디오 내용을 쉽게 검색할 수 있도록 해준다.ons), IPSEC(Internet Protocol Security Protocol) 서비스에 추가될 수 있다., tamoxifen(6.3%) 순으로 나타났다. 항에스트로젠제의 생체내 투여는 estrogen 존재 유무에 따라 estrogen 수용체 농도에 agonist 또는 antagonist로 작용하였다. 항에스트로젠제의 단독투여는 progesterone 수용체 생성을 증가시키나, estrogen에 의하여 유도된 progesterone 수용체 생성을 억제하였다. 이상의 결과로 보아, tamoxifen과 LY117018은 estrogen유무에 따라 흰쥐 자궁세포에서 estrogen antagonist로서 뿐만 아니라 agonist로서도 작용함을 알 수 있다. 그러나 estrogen수용체와의 결합능력이 아주 낮은 tamoxifen은, 용량에 비례하여 estrogen수용체에 결합하므로써 작용하는 LY117018과는 다른 기전으로 작용하는 것으로 생각된다.this entire process is pipelined to reduce I/O node contention dynamically. In other words, the design provides support for dynamic contention management. Then we present a software caching method using collective I/O to reduce I/O cost by reusing data already present in the memory of other

• 전자공학회논문지
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• 제51권11호
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• pp.11-18
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• 2014

무선 센서 네트워크에서 다중 흐름들 (multiple flows) 이 동시에 발생하여 sink 노드로 전달되는 과정에서 기존의 duty cycling 기반의 단일 채널 센서 네트워크 MAC 프로토콜들은 경쟁 (contention) 과 충돌 (collision) 로 인한 심각한 성능 저하를 보인다. 본 논문에서는 이러한 문제점을 해결하기 위해서 다중 채널을 활용하는 Multi-Channel Pipelining (MCP) 기법을 제안한다. 본 논문은 종단 간 지연시간 (end-to-end latency) 을 최소화하기 위해서 다중 홉 상에 노드들의 wake-up 스케줄에 시차를 두는 SDPS (Staggered Dynamic Phase Shift) 알고리즘과 에너지 효율성을 최적화하기 위한 PLI (Phase-Locking Identification) 알고리즘을 제안한다. 이러한 방법을 바탕으로 다중 흐름들은 다중 채널에서 동적으로 파이프라인 (pipeline) 되어 처리됨으로써 성능이 향상된다. Qualnet 시뮬레이션을 통해 본 논문에서 제안하는 MCP 기법이 기존의 센서 네트워크 MAC 프로토콜들 보다 듀티 사이클 (duty cycle), 종단 간 지연시간, 패킷 전달율 (packet delivery ratio), 통합 처리량(aggregate throughput) 관점에서 성능을 향상시킴을 보였다. 또한, MCP 의 듀티 사이클과 종단 간 지연시간을 위한 분석 모델을 제안하고 시뮬레이션을 통해 검증하였다.