• Journal of Electrical Engineering and information Science
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• 제2권6호
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• pp.202-207
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• 1997

Design and fabrication issues for an L-band GaAs Monolithic Microwave Integrated Circuit(MMIC) Voltage Controlled Oscillator(VCO) as a component of Personal Communications Systems(PCS) Radio Frequency(RF) transceiver are discussed. An ion-implanted GaAs MESFET tailored toward low current and low noise with 0.5mm gate length and 300mm gate width has been used as an active device, while an FET with the drain shorted to the source has been used as the voltage variable capacitor. The principal design was based on a self-biased FET with capacitive feedback. A tuning range of 140MHz and 58MHz has been obtained by 3V change for a 600mm and a 300mm devices, respectively. The oscillator output power was 6.5dBm wth 14mA DC current supply at 3.6V. The phase noise without any buffer or PLL was 93dB/1Hz at 100KHz offset. Harmonic balance analysis was used for the non-linear simulation after a linear simulation. All layout induced parasitics were incorporated into the simulation with EEFET2 non-linear FET model. The fabricated circuits were measured using a coplanar-type probe for bare chips and test jigs with ceramic packages.

• 한국전자통신학회논문지
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• 제13권5호
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• pp.959-964
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• 2018

본 논문에서는 고주파에서 동작하는 공핍형 SOI MOSFET의 드레인 전류가 유도성 기생성분에 의해서 응답지연이 일어나는 것을 처음으로 확인하였다. 공핍형 SOI MOSFET는 드레인전압 변동에 따른 드레인전류의 응답지연이 발생하기 때문에 일반적인 MOSFET 고주파모델로는 해석할 수가 없다. 이러한 응답지연은 non-quasi-static 효과로 설명될 수 있으며 SOI MOSFET에서는 일반적인 MOSFET에 비해 유도성 기생성분에 의해 응답지연이 크게 발생하게 된다. 본 논문에서 제시한 고주파모델을 이용하여 공핍형 SOI MOSFET의 드레인 응답지연을 잘 표현하는지 확인한다.

• 대한전자공학회논문지TC
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• 제38권7호
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• pp.7-13
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• 2001

와이어본딩 기법은 공정이 쉽고 신뢰성이 우수하기 때문에 현재의 초고주파 회로 제작에 가장 일반적으로 사용되는 접속선 기술이다. 그러나, 밀리미터파 대역의 높은 주파수에서는 본드와이어에 의한 기생특성이 크게 증가하며, 이러한 기생특성은 시스템 전체의 성능에 큰 제한을 가져온다. 본 논문에서는 $20{\sim}35$ GHz의 광대역에서 본드와이어의 전송특성을 해석하고 측정하였으며, 그 견과를 리본의 특성과 비교하였다. 측정 및 비교 결과 이중 본드와이어 구조를 사용함으로써 35 GHz 까지 0.55 dB 이내의 작은 삽입 손실특성을 얻을 수 있었으며, 측정 주파수 전 대역에 걸쳐 리본과 거의 같은 특성을 나타내었다. 따라서 다중 와이어본딩 기법이 성능과 공정 측면에서 리본보다 밀리미터파 대역용 패키징에 더욱 적합함을 확인하였다.

• 전기전자학회논문지
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• 제8권1호
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• pp.136-144
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• 2004

2차원 소자 시뮬레이터를 이용한 AC 해석 결과를 토대로 ESD 보호용 소자의 AC 등가회로 모델링을 시도한다. NMOS 보호용 트랜지스터의 AC 등가회로는 다소 복잡한 형태로 모델링되며, 이를 간단히 RC 직렬회로로 모델링할 경우 주파수 영역에 따라 오차가 크게 발생할 수 있음을 설명한다. 또한 싸이리스터형 pnpn 보호용 소자의 등가회로는 간단히 RC 직렬회로로 모델링될 수 있음을 보인다. 추출한 등가회로를 이용한 회로 시뮬레이션에 근거하여, 주요 RF 회로의 하나인 LNA에 ESD 보호용 소자를 장착할 경우 보호용 소자의 기생성분이 LNA의 특성에 미치는 영향에 대해 조사해 본다. NMOS 보호용 트랜지스터를 단순히 커패시터 하나만으로 모델링할 경우 회로특성의 예측에 큰 오류가 발생할 수 있음을 설명한다. 또한 제시한 pnpn 보호용 소자를 사용할 경우 보호용 소자의 장착에 의한 LNA 회로의 특성 열화가 크게 감소될 수 있음을 확인한다.

• 대한전자공학회논문지SD
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• 제39권7호
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• pp.16-25
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• 2002

본 논문에서는 반도체 집적 회로의 다층 배선 인터커넥트 사이의 기생 인덕턴스를 수치 해석적으로 계산하여 추출하는 방법과 그 적용 예를 보고한다. 기생 인덕턴스를 추출하기 위하여, 3차원 다층배선 구조물에 대해 유한요소법을 이용하여 다층 배선내에서의 전위 분포 및 전류 밀도를 계산하고, 계산된 전류 밀도로부터 자계 에너지를 계산하여 상호 인덕턴스 및 셀프 인덕턴스를 계산하였다. 시뮬레이션 결과의 정확도를 검증하기 위하여 해석적 방법으로 해석이 가능한 간단한 구조에 대하여 시뮬레이션을 수행하여 결과를 비교하였으며, 또다른 응용으로, $13{\times}10.25{\times}8.25\;{\mu}m^3$ 크기의 4비트 룸 구조에 대하여 시뮬레이션을 수행하였다. 3차원 4비트 룸 구조물의 기생 인덕턴스 추출을 위해서, 유한요소법 적용을 위한 6,358개의 노드와 31,941개의 사면체 메쉬를 생성하였으며, ULTRA 10 워크스테이션에 대해서 소요된 CPU 시간은 약 2분 30초이었으며, 20 메가바이트의 메모리를 사용하였다.

• 대한전자공학회논문지SD
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• 제37권7호
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• pp.7-16
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• 2000

본 논문에서는 DRAM 셀 내의 셀 캐패시턴스 및 기생 캐패시턴스를 수치 해석적으로 계한하여 추출하는 방법과 그 적용 예를 보고한다. 셀 캐패시턴스 및 기생 캐패시턴스를 계산하기 위하여 유한요소법을 적용하였다. 시뮬레이션의 구조를 정의하기 우하여, 마스크 레이아웃 데이터 및 공정 레시피를 이용한 토포그래피 시뮬레이션을 수행하고, 토포그래피 시뮬레이션을 통해 DRAM 셀 구조를 생성하기 위해 필요한 데이터를 얻었다. 이를 기반으로 하여, 마스크 데이터 기반의 3차원 솔리드 모델링 방법을 적용하여 시뮬레이션 구조를 생성하였다. 시뮬레이션에 사용된 구조는 $2.25{\times}175{\times}3.45{\mu}m^3$ 크기이며, 4개의 셀 캐패시터를 갖는다. 또한 70,078개의 노드와 395,064개의 사면체로 구성되었다. 시뮬레이션을 위해 ULTRA SPARC 10 웨크스테이션에서 약 25분의 CPU 시간을 소요하였으며, 약 201메가바이트의 메모리를 사용하였다. 시뮬레이션을 통하여 계산된 셀 캐패시턴스는 셀당 24fF이며, DRAM 셀 내에서 가장 주요한 기생 캐패시턴스 성분을 규명하였다.

• 한국전자파학회논문지
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• 제15권2호
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• pp.165-171
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• 2004

본 논문에서는 안테나 스위치 모듈 내에서 GSM/DCS 대역을 분리하는 적층형 다이플렉서를 설계하였고, LTCC 기술을 이용하여 제작한 후 그 특성을 고찰하였다. 다이플렉서를 구현하기 위해 소형의 L, C 집중 수동 소자를 사용하였으며, 또한 적층형 집중 수동 소자의 구조 모델링 및 등가 회로 모델을 제안함으로써 접지면 상에서 최적의 주파수 특성을 갖는 집중 수동 소자를 얻을 수 있었다. 이를 이용하여 RF 모듈에 적용 가능한 고품질의 다이플렉서를 구현하였다. GSM 저역 통과 필터는 0.55 dB 이하의 삽입 손실, 12 dB 이상의 반사 손실 그리고 DCS 통과 대역에서 26 dB 이상의 저지 특성을 나타내었다. DCS 고역 통과 필터는 0.82 dB 이하의 삽입 손실, 11 dB 이상의 반사손실 그리고 GSM 통과 대역에서 38 dB 이상의 저지 특성을 나타내었다.

• 한국전자파학회논문지
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• 제11권5호
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• pp.782-787
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• 2000

광대역 고출력 SP3T MMIC GaAs PIN 다이오드 스위치를 설계, 제작하고 특성을 측정하였다. 전력단속능력을 개선시키기 위하여 다이오드의 버퍼층을 저온 버퍼와 초격자 버퍼로 이루어진 2층 구조로 설계하였다. 개발된 다이오드의 항복전압은 65V이고 순방향 정압강하는 1.3V 이었다. MMIC 스위치는 마이크로스트립 라인형으로 구현되었고 인덕턴스가 낮은 via hole 공정을 이용하여 신호를 접지하였다. 평면형 구조보다 더 낮은 기생성분과 진성영역에서 고품질을 갖는 수직형 에피텍셜 PIN 구조를 사용하여 우수한 마이크로파 성능을 얻었다. 제작된 SP3T 스위치의 고출력 특성은 14.5GHz CW에서 입력전력을 8dBm부터 32dBM 까지 증가시킬 때 삽입손실은 0.6dB보다 작은, 분리도는 50dB보다 크게 측정되었다.

• 한국산학기술학회논문지
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• 제8권5호
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• pp.1000-1006
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• 2007

본 논문에서는 CDMA 단말기용 상향 대역에서 송신출력을 모니터링 하는 전력검출부 회로를 제시한다. 제안된 전력검출부는 출력 전력 추출을 위한 커플러와 추출된 전력을 모니터링 해주는 검출기 회로로 구성된다. 본 논문에서 사용된 커플러는 손실이 적고, 위아래로 둘러싼 접지금속면으로 인해 외부의 전계와 차단되어 안정적인 동작이 가능한 스트립라인 구조를 갖는다. 설계 주파수는 CDMA 상향 송신 대역인 824-849MHz이고, 스트립라인 커플러의 결합계수는 -20dB이다. 전력검출기 설계를 위해 회로가 간단하고 전력손실을 최소화하면서 고속 동작을 할 수 있는 쇼트키 장벽 다이오드가 사용되었다. 일반적인 다이오드의 비선형성에 의한 검파 출력의 선형성 개선과 낮은 입력레벨의 출력 전압 감도 특성을 개선하기 위해서 낮은 검출기 입력 레벨에서의 임피던스 매칭을 하였다. 다이오드 패키지의 기생 성분을 고려한 시뮬레이션을 수행한 결과로써 예측한 성능은 측정 결과와 잘 일치한다.

• 미생물학회지
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• 제23권4호
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• pp.259-264
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• 1985

Aspergillus parasiticus의 발육과 afla toxin생산에 미치는 생약 extract의 효과에 따라 선정된 생약 금은화, 우방자 및 인삼의 조 saponm이 군체의 발육과 afla toxin생산능력에 미치는 효과을 측정하기 위하여 강화배지에 $30^{\circ}C$ 9 일간 배양하였다. 백삼 saponin 첨가배지 만이 균체발율이 대조군 보다 좋았다. 그러나 홍삼 saponin 0.36% 첨가배지에서의 균체발육은 대조군의 62.3%로 나타났으나, aflatoxin 생산능력은 aflatoxin B, 이 대조군의 38.7%. aflatoxin G1 이 22.9%로 좋은 억제효과를 나타냈다. 우방자 sapollln은 홍삼 saponin보다 억세효과가 못하지만 홍삼 saponin과 같이 균체의 발육과 aflatoxin 생산을 모두 억제 하는 것으로 나타났다. 한편 extract 에서 나타났던 금은화의 aflatoxin 생산 억제효과는 본 saponin 실험에서는 나타나지 않았다.