• 대한전자공학회논문지SD
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• 제46권2호
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• pp.15-23
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• 2009

본 논문은 높은 데이터 처리율을 요하는 MIMO-OFDM 시스템을 위하여 고속의 낮은 하드웨어 복잡도를 가진 128/64-point $radix-2^4$ FFT/IFFT 프로세서 설계에 대해 제안한다. 높은 Radix 다중경로 지연 피드백 (MDF) FFT구조는 고속의 데이터 처리율과 낮은 하드웨어 복잡도를 제공한다. 제안하는 프로세서는 128-point와 64 Point FFT/IFFT의 동작을 지원할 뿐만 아니라 4-병렬 데이터 경로를 사용함으로써 높은 데이터 처리율을 지원한다. 또한, 제안하는 프로세서는 기존의 128/64-point FFT/IFFT 프로세서에 비해 낮은 하드웨어 복잡도를 지닌다. 제안된 FFT/IFFT 프로세서는 IEEE 802.11n 표준의 요구사항을 만족시키며 140MHz 클락 속도에서 560MSample/s의 높은 데이터 처리율을 가진다.

• 한국통신학회논문지
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• 제26권12C호
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• pp.233-239
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• 2001

ADSL G.LITE 모뎀이 수행하는 주파수 영역의 연산과정에서 하향링크에 대한 FET 과정과 FEQ 과정은 가장 많은 연산량을 차지하는 부분이며, 이를 효율적으로 구현하기 위한 연구들이 수행되었다. 기존의 연구는 ADSL G.DMT 방식에 적합한 시스템으로서 G.LITE에 그대로 적용하기에는 부적합하다. 본 논문에서는 주파수 영역의 연산과정을 분석하고, 하드웨어 자원 할당에 따른 시스템의 효율성을 분석하여 G.LITE 방식에 적합한 프로세서의 구조를 제안하였다. 제안된 프로세서는 1개의 실수 곱셈기와 2개의 실수 덧셈기를 병렬로 연결한 구조를 가지며, 파이프라인 형태 및 병렬연산 형태의 작업 스케쥴링을 통해 효율적으로 연산을 수행할 수 있도록 설계되었다. 제안된 프로세서는 Kiss가 제안한 ALU 구조나 Wang이 제안한 FFT/IFFT 프로세서 구조에 비해 적은 하드웨어 자원을 이용하여 연산과정을 효율적으로 수행함으로서 G.LITE 시스템에 적합한 구조를 갖는다.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.59-70
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• 2007

본 논문에서는 휴대 정보기기 시스템에서 더욱 향상된 실시간 3D 그래픽 가속 능력을 갖는 SoC(System on a Chip) 구현을 위해 효과적인 T&L(Transform & Lighting) Processor 구조를 연구하였다. T&L 과정에 필요한 IP들을 설계하였으며, 이를 바탕으로 SoC Platform 기반으로 검증하였다. 설계된 T&L Processor는 24 bits 부동소수점 형식과 16 bits 고정소수점 형식을 적절하게 혼용하고 계산식의 병렬성을 최대한 활용하여 Transform 과정 연산과 Lighting 과정 연산의 지연시간을 균일하게 배분하여 Transform 과정만 처리할 때와 Lighting과 혼용으로 처리할 때 연산 속도의 차이가 없이 동작이 가능하다. 설계된 T&L Processor는 SoC 플랫폼을 이용하여 성능 측정 실험 및 검증을 하였고, Xilinx-Virtex4 FPGA에서 80 MHz의 동작 주파수를 확인하였고 초당 20M개의 정점(Vertex) 처리 성능을 확인하였다.

• 전자공학회논문지 IE
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• 제44권3호
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• pp.12-22
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• 2007

본 논문에서는 잉여수체계(Residue Number System)를 이용하여 고속의 디지털 신경회로망을 제안하고 이를 구현하기 위한 중요연산부인 고속의 디지털 뉴런프로세서를 설계하였다. 설계된 디지털 뉴런프로세서는 잉여수계를 이용한 MAC 연산기와 혼합계수 변환을 이용한 시그모이드 함수 연산 부로 구성되며, 설계된 회로는 VHDL로 기술하였고 Compass 툴로 합성하였다. 실험결과, 본 논문에서 설계한 디지털 뉴런프로세서는 19.2nsec의 속도를 보였으며, 실수연산기로 설계한 뉴런프로세서에 비하여 약 50%정도 하드웨어 크기를 줄일 수 있었다. 본 논문에서 설계한 뉴런프로세서는 실시간 처리를 요하는 병렬분산처리 시스템에 적용될 수 있을 것으로 기대된다.

• KIEE International Transactions on Power Engineering
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• 제5A권4호
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• pp.412-415
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• 2005

The recent requirement for faster and more frequent solutions has encouraged the consideration of parallel implementations using decentralized processors. Distributed multi-processor environments can potentially greatly increase the available computational capacity and decrease the communication burden, allowing for faster Optimal Power Flow (OPF) solutions. This paper presents a mathematical approach to implementing distributed OPF using the alternating direction method (ADM) to parallelize the OPF. Several IEEE Reliability Test Systems were adopted to demonstrate the proposed algorithm.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2006년도 전력전자학술대회 논문집
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• pp.140-142
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• 2006

This paper represents a digital parallel control of a synchronous buck converter using a digital signal processor (DSP). The digital PWM and load sharing controller is implemented in the DSP TMS320F2812 and the experimental results are provided to show the feasibility of the digital synchronous buck regulator.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2007년도 춘계학술대회 논문집
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• pp.153-154
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• 2007

• 대한임베디드공학회논문지
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• 제8권1호
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• pp.25-29
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• 2013

Recently ARM processor's processing power has been increasing rapidly as it has been applied to consumer electronics products. Because of its computing power and low power consumption, it is used to various embedded systems.( including vision processing systems.) Embedded linux that provides well-made platform and GUI is also a powerful tool for ARM based embedded systems. So short period to develop is one of major advantages to the ARM based embedded system. However, for real-time date processing applications such as an image processing system, ARM needs additional equipments such as FPGA that is suitable to parallel processing applications. In this paper, we developed an embedded system using ARM processor and FPGA. FPGA takes time consuming image preprocessing and numerical algorithms needs floating point arithmetic and user interface are implemented using the ARM processor. Overall processing speed of the system is 60 frames/sec of VGA images.

• 한국안전학회지
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• 제13권4호
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• pp.230-239
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• 1998

Though limited, Model Human Processor (MHP) has been used to explain the complex users' behaviors during human-computer interactions in a simplified manner. MHP consists of perceptual, cognitive and motor systems, each with processors and memories interacting with each other in serial or parallel mode. The important parameters of memory include the storage capacity, the decay time, and the code type of a memorized item. The important parameter of a processor is the cycle time. Using these features of the model, this study developed a computerized cognitive process simulator to predict the cognitive process time of a class match task process. An experimental validity test result showed that the mean prediction time for cognitive process of the class match task simulated 50 times by the simulator was consistent with the mean cognitive process time of the same task performed by 37 subjects. Animation of the data flow during the class match task simulation will help understand the invisible human cognitive process.

• 한국지능시스템학회논문지
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• 제11권8호
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• pp.746-753
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• 2001

In this paper, we review the basic concept of Evolvable Hardware first. And we examine genetic algorithm processor and hardware reconfiguration method and implementation. By considering complexity and performance of hardware at the same time, we design genetic algorithm processor using modularization and parallel processing method. And we design frame that has connection structure and logic block on FPGA, and embody reconfigurable hardware that do so that this frame may be reconstructed by RAM. Also we implemented ECANS that information processing system such as living creatures'brain using this hardware reconfiguration method. And we apply ECANS which is implemented using the concept of Evolvable Hardware to time-series prediction problem in order to verify the effectiveness.