• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 춘계학술대회 논문집 전기기기 및 에너지변환시스템부문
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• pp.183-185
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• 2002

This paper proposes the test method for the testing of a RLC parallel circuit on the electronic circuit board. This method utilizes a guarding circuit and a phase detection circuit. The guarding circuit separates electrically the tested device or circuit from printed circuit board. Phase detector estimates the phase difference from two signals, voltage and current. This method computes R. L and C value from phase difference($\theta$) and impedance value(Z) obtained by enforcing two other frequence stimulus under the guarding state.

• 한국통신학회논문지
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• 제19권6호
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• pp.1038-1045
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• 1994

본 논문에서는 CAM에서 발생하는 모든 PSF(Pattern Sensitive Fault)를 검사하기 위한 알고리즘과 테스트회로를 설계하였다. 즉, 짧은 시간에 최소의 부가회로를 이용하여 외부의 장비에 의존하지 않고 테스트하는 내장 테스트회로를 설계하였다. 부가적으로 첨가된 회로로는 병렬비교기와 오류검출기가 있고, 병렬테스팅을 위해서 수정된 디코더를 사용하였다. 또한, 효과적인 테스트패턴을 구하기 위해 Eulerian path의 구성방법에 대해서도 연구를 수행하였다. 결과적으로, 본 논문에서 사용한 알고리즘을 사용하면 워드수에 관계없이 324+2b(b:비트수) 만큼의 동작으로 CAM의 모든 내용을 테스트할 수 있다. 전체 회로중에서 테스트회로가 차지하는 면적은 약 7.5%정도가 된다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제53권11호
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• pp.577-582
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• 2004

In this paper, lumped equivalent circuits for a conventional parallel directional coupler are proposed. This equivalent circuits only have self inductance and self capacitance, so we can design exact lumped equivalent circuit. The equivalent circuit and design formula for the presented lumped element coupler is derived based on the even- and odd-mode properties of parallel-coupled line. By using the derived design formula, we have designed the 3dB and 4.7dB MMIC couplers at the center frequency of 3.4GHz and 5.6GHz respectively. Measurements for the designed MMIC directional couplers show at 4dB and 5.2dB-coupling value at the center frequency of 3.4GHz and 5.6GHz. Excellent agreements between simulation results and measurement results on the designed directional couplers show the validity of this paper

• 전력전자학회논문지
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• 제4권2호
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• pp.122-127
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• 1999

본 논문에서는 3마력의 컴프레샤 모터를 갖는 대용량의 인버터 에어컨의 원가절감과 성능향상을 위해서 병렬구동방식을 사용한 역률제어회로를 제안하였다. 역률개선 LC필터를 제거하고 출력캐패시터와 인버터 스위치의 정격축소를 통해서 재료비를 줄이기 위해서 적절한 설계절차를 제시하였다. 이렇게 결정된 소자를 사용하여 6[kW] 소지전력을 갖는 프로토형 회로를 구성하고 제안된 회로의 동작을 확인하기 위해서 실험을 하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 추계학술대회 논문집 전력기술부문
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• pp.277-279
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• 2005

Generally, It was used to use a unit of a Large regularity in developing Large Capacity Converter System of the electric power. Lager a capacity of a unit of regularity, more expensive cost of it. So, normally, We overcome the limit of a proper form of an electricity semiconductor which be used in application field of Large capacity electricity conversion system through the Composition of Multi-level Circuit or Dual-Mode or parallel switch. but some problem is discussed. Using parallel RC-diode circuit instead of Large Capacity diode, We implemented a circuit that it overcome the limit of a regularity with dealing current distributed by parallel RC-diode circuit.

• Journal of Electrical Engineering and Technology
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• 제9권2호
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• pp.726-732
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• 2014

A current flowing through a distribution conductor produces induced voltage, which is harmful to a telecommunication line. Previous research on induced voltage has been focused on single-circuit lines in the distribution system. However, the double-circuit lines, referred to as parallel distribution lines, are widely used in distribution systems because they have significant economic and environmental advantages over single-circuit lines. Therefore, a study on the induced voltage in double-circuit lines is needed. This paper presents a method of calculating the induced voltage in a parallel distribution system using four-terminal parameters and vector analysis. The calculation method is verified by the Electromagnetic Transient Program (EMTP) simulation.

• 대한전기학회논문지:시스템및제어부문D
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• 제54권9호
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• pp.531-538
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• 2005

This paper proposes an expert system which is able to enhance the accuracy and productivity by determining the test strategy based on heuristic rules for test of the hybrid electronic circuit board producted massively in production line. The test heuristic rules are obtained from test system designer, test experts and experimental results. The guarding method separating the tested device with circumference circuit of the device is adopted to enhance the accuracy of measurements in the test of analog devices. This guarding method can reduce the error occurring due to the voltage drop in both the signal input line and the measuring line by utilizing heuristic rules considering the device impedance and the parallel impedance. Also, PSA(Parallel Signature Analysis) technique Is applied for test of the digital devices and circuits. In the PSA technique, the real-time test of the high integrated device is possible by minimizing the test time forcing n bit output stream from the tested device to LFSR continuously. It is implemented in Visual C++ computer language for the purpose of the implementation of the inference engine using the dynamic memory allocation technique, the interface with the electronic circuit database and the hardware direct control. Finally, the effectiveness of the builded expert system is proved by simulating the several faults occurring in the mounting process the electronic devices to the surface of PCB for a typical hybrid electronic board and by identifying the results.

• 한국통신학회논문지
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• 제17권7호
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• pp.666-676
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• 1992

본 논문에서는 RAM에서 발생하는 모든 PSF(Pattern Sensitive Fault)를 검사하기 위한알고리즘과 테스트회로를 제안하였다. 기존의 테스트회로와 사용된 알고리즘은 RAM셀들을 연속적으로 테스트하거나 메모리의 2차원적 구조를 사용하지 못했기 때문에 많은 테스트 시간이 소요되었다. 본 논문에서는 기존의 RAM회로에 테스트를 위한 부가적인 회로를 첨가하여 병렬적으로 RAM을 테스트 하는 방법을 제안하였다. 부가적으로 첨가된 회로로는 병렬 비교기와 오류 검출기, 그룹 선택회로 이고 병렬 테스팅 위해서 수정된 디코더를 사용하였다. 또한, 효과적인 테스트 패턴을 구하기 위해 Eulerian경로의 구성방법에 대해서도 연구를 수행하였다. 결과적으로, 본 논문에서 사용한 알고리즘을 사용하면 b x w=n의 매트릭스 형태로 표현되는 RAM을 테스트하는데 325*워드라인 수 만큼의 동작이 필요하게 된다. 구현한 각 회로에 대해서 회로 시뮬레이션을 수행한 후 10 bit*32 word Testable RAM을 설계하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권4호
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• pp.477-483
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• 2015

The k-Winners-Take-All (kWTA) is an operation to find the largest k (>1) inputs among N inputs. Parallel search algorithm of kWTA for digital inputs is not invented yet, so most of digital kWTA architectures have O(N) time complexity. A parallel search algorithm for digital kWTA operation and the circuits for its VLSI implementation are presented in this paper. The proposed kWTA architecture can compare all inputs simultaneously in parallel. The time complexity of the new architecture is O(logN), so that it is scalable to a large number of digital data. The high-speed kWTA operation and its O(logN) dependency of the new architecture are verified by simulations. It takes 290 ns in searching for 5 winners among 1024 of 32 bit data, which is more than thousands of times faster than existing digital kWTA circuits, as well as existing analog kWTA circuits.

• 전자공학회논문지
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• 제54권6호
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• pp.55-64
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• 2017

대용량 고화질의 영상 응용분야에서는 많은 양의 데이터를 고속으로 처리하는 기술이 필요하며, 이를 위해 고속화된 병렬처리 시스템이 요구된다. 2004년 park은 병렬처리 메모리의 충돌 없이 여러 처리기에 데이터를 접속할 수 있는 방법을 제안하였다. 제안된 MAMS(Multi-Access Memory System) 는 이후 MAMS-PP16 및 MAMS-PP64 등으로 추가적인 연구가 이루어졌다. MAMS는 병렬처리를 위한 메모리 아키텍처로써 One-chip으로 구성되어야하기 때문에 기존 MAMS와 동일한 기능을 수행하면서 아키텍처의 최소화 하는 방법의 연구가 필요하다. 주소 계산 (ACR : Address Calculation and Routing) circuit과 MMS(Memory Module Selection)circuit의 아키텍처는 메모리에 있는 데이터를 병렬처리기(Prossing Elements)들에게 전달한다. 본 논문에서는 MMS circuit을 사용하지 않고 ACR circuit 내부에 1개의 쉬프트와 메모리 모듈의 개수만큼의 조건문으로 구성하는 방법을 통해 아키텍처를 최소화 하는 방법을 제안한다. 구현한 아키텍처의 검증을 위해 Image correlation 실험을 하였다. 실험을 통하여 제안된 MAMS-PP64의 처리시간을 측정 하였으며, 그 결과 Ratio가 평균 1.05향상 된 결과를 확인 할 수 있었다.