• 한국통신학회논문지
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• 제24권10A호
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• pp.1597-1602
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• 1999

B-ISDN에 쓰이는 ATM 교환기 스위치 링크 및 망동기용 아날로그 / 디지털 혼합형 주파수 체배 분배 ASIC을 설계하였다. 이 ASIC은 46.94 MHz의 외부 입력 클럭을 이용하여 234.7 MHz의 시스템 클럭 및 77.76 MHz, 19.44 MHz의 가입자 클럭을 발생시키는 역학을 하며, 여러 개의 외부 입력 클럭에 대한 체크 및 선택 기능도 동시에 포함한다. 효율적인 ASIC 구성을 위하여 고속의 클럭 발생을 위한 아날로그 PLL 회로는 전주문 방식을, 외부 입력 클럭 체크 및 선택을 위한 디지털 회로는 표준셀 방식을 사용하여 아날로그 / 디지털 혼합 방식으로 설계하였으며, 0.8 $\mu\textrm{m}$ 디지털 CMOS 공정으로 제작 가능하도록 저항 및 커패시터를 특별한 방법으로 레이아웃 하였다.

• 한국전자파학회논문지
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• 제10권6호
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• pp.816-824
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• 1999

본 논문에서는 아날로그 위상비교기률 이용한 위상고정루프를 소개하였으며. 이 방법을 이용하여 20 GHz 대 고정국용 위상고정 국부발진기를 설계 제작하였다. 이 국부발진기는 하이브리드 형태의 18 GHz VCDRO (Voltage Controlled Dielectric Resonator Oscillator)와 완충증폭기 및 아날로그 위상검출기로 이루어져 있다. 일반적인 크리스탈 발전기의 N배 이외의 주파수를 위상고정하기 위하여 VHF PLL로 구성되어 있다. 국부발 진기의 발진전력은 18 GHz에서 약 21 dBm. 고조파억압은 - 34 dBc로 안정된 위상고정 상태를 나타내었다. 이때의 SSB위상잡음은 -75 dBc/Hz@10 kHz로 측정되었다.

• Journal of electromagnetic engineering and science
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• 제11권2호
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• pp.105-112
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• 2011

In phase-locked frequency synthesizers, a fast-lock technique is frequently employed to overcome the trade-off between a lock-time and a spurious response. The function of fast-lock in a conventional PLL (Phased Lock Loop) IC (Integrated Circuit) is limited by a factor of 16, which is usually implemented by a scaling of charge pumper, and consequently a lock time improvement of a factor of 4 is possible using the conventional PLL IC. In this paper, we propose a novel external active fast-lock loop filter. The proposed loop filter provides, conceptually, an unlimited scaling of charge pumper current, and can overcome conventional trade-off between lock-time and spur suppression. To demonstrate the validity of our proposed loop-filter, we fabricated an X-band frequency synthesizer using the proposed loop filter. The loop filter in the synthesizer is designed to have a loop bandwidth of 100 kHz in the fast-lock mode and a loop bandwidth of 5 kHz in the normal mode, which corresponds to a charge pumper current change ratio of 400. The X-band synthesizer shows successful performance of a lock-time of below 10 ${\mu}sec$ and reference spur suppression below -64 dBc.

• 한국콘텐츠학회논문지
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• 제7권3호
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• pp.42-49
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• 2007

본 논문에서는 유비쿼터스 환경에서 사용되는 RFID(Radio Frequency IDentification)시스템을 외부잡음에 강한 스프레드 스펙트럼(Spread Spectrum : SS)통신방식을 적용하여 설계하였다. 설계된 시스템은 수신기의 PLL과 송 수신기의 PN확산 변 복조를 할 수 있는 알고리즘과 안정적인 BPSK(Binary Phase Shift Keying)신호를 출력하도록 트랜지스터 증폭기를 설계하여 시스템을 구현하였다. 또한 제작이 편리한 마이크로스트립 협대역 패치 안테나를 설계하여 시스템에서 필터가 차지하는 부피를 줄였으며, RFID의 유통물류에 할당된 국제표준 주파수 대역인 $860\sim930MHz$의 UHF대역에 적용이 가능한 저전력 시스템으로 설계되었다.

• 대한전자공학회논문지TC
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• 제44권1호
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• pp.93-97
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• 2007

본 논문에서는 위성 DMB용 Gap Filler의 TDM-CDM변환부를 위한 클럭 생성 방안을 제안하였다. 제안된 방식은 위성으로 부터 수신되는 Ku band(12.2GHz) 대역의 TDM신호에서 복조된 프레임 동기 신호를 기반으로 신호 변환 시스템의 클럭을 공급하는 VCXO(Voltage Controlled Crystal Oscillator)를 제어하여 신호 변환부의 클럭 및 데이터 동기를 제공한다. 기존의 일반적인 클럭 동기 방식과 같은 별도의 PLL을 구성할 필요 없이 Gap Filler의 디지털 신호 변환부에 사용되는 FPGA내부에 간단히 구현될 수 있으며, 주파수 오차범위를 측정 제어할 수 있는 기능을 포함하고 있어 안정도가 높은 OCXO(Oven Controlled Crystal Oscillator)를 사용할 경우 RF부에 필요한 LO( Local Oscillator)를 위한 기준 클럭으로 사용될 수 있다.

• 한국전자파학회논문지
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• 제24권10호
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• pp.971-978
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• 2013

본 논문에서는 65 nm RF CMOS 공정을 이용하여 26 GHz 위상 고정 루프(PLL)를 설계하고, 주파수 3체배기(tripler)를 이용하여 W 밴드 주파수 합성기를 설계하였다. 26 GHz VCO는 22.8~26.8 GHz, 3체배기의 출력은 74~75.6 GHz의 주파수 조정 범위를 갖는다. 제작한 주파수 합성기는 총 75.6 mW의 전력을 소모하며, 3체배기의 최종 출력은 1 MHz 오프셋에서 -75 dBc/Hz, 10 MHz 오프셋에서 -101 dBc/Hz의 위상 잡음 특성을 갖는다.

• 조명전기설비학회논문지
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• 제29권12호
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• pp.83-87
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• 2015

This paper presents a simple notch filter, which is so suitable for three-phase unbalanced and distorted power line. In the d-q synchronous transformation, three-phase unbalanced and distorted voltages generate lots of ripple voltages on d-q axes. The ripples make disturbances on controllers such as PLL of phase tracking. Unbalanced state makes ripple of double the frequency of power line. Odd harmonics 5th and 7th on the line make even 4th and 6th ripples on d-q axes due to the rotating reference frame, respectively. Cascaded two comb filters, delay lines 1/4T and 1/8T, are adopted for the ripple rejection. The filter rejects harmonics 2nd, 4th, 6th, 10th and so on. They are very effective to remove the ripples of both unbalance and distortion. The filter, implemented by two FIFOs on an experimental system, is adopted on a PLL controller of power line phase tracking. Through the simulation and experimental results, performance of the proposed comb filter has been validated.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.854-857
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• 2015

반도체 기술의 발전으로 시스템-온-칩(SoC : System-on-Chip) 내에 집적되는 소자의 수가 기하급수적으로 증가함에 따라 에너지 감소 기술은 매우 중요한 과제가 되었다. 다양한 저전력 기술 중에서도 동적 전압 주파수 스케일링(Dynamic Voltage and Frequency Scaling)은 가장 대표적인 저전력 기술 중 하나이다. 올바른 DVFS의 구현을 위해서는 복잡한 DC-DC 변환기와 PLL이 필요로 하게 되며, 이런 특성을 정확하게 이해하고 그로 인해 발생하는 오버헤드(overhead)를 반드시 고려해야 한다. 본 논문에서는 MPSoC에서 변환 오버헤드를 최소화하는 전압 선택 알고리즘을 제안한다. 실험을 통해 제안하는 방법은 성능을 유지한 채 에너지 소모 및 변환 오버헤드 감소를 보여준다.

• 전기학회논문지
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• 제64권3호
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• pp.433-437
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• 2015

We have designed and fabricated a low power and high linearity up down convertor for wireless repeaters using $0.35{\mu}m$ SiGe Bipolar CMOS technology. Repeater is composed of a wideband up/down converting mixer, programmable gain amplifiers (PGA), input buffer, LO buffer, filter driver amplifier and integer-N phase locked loop (PLL). As of the measurement results, OIP3 of the down conversion mixer and up conversion mixer are 32 dBm and 17.8 dBm, respectively. The total dynamic gain range is 31 dB with 1 dB gain step resolution. The adjacent channel leakage ratio (ACLR) is 59.9 dBc. The total power consumption is 240 mA at 3.3 V.

• 전력전자학회논문지
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• 제20권6호
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• pp.526-533
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• 2015

A new algorithm is proposed for the estimation of equivalent grid impedance at the point of common coupling of a grid-tie inverter output. The estimated impedance parameter can be used for the improvement of the performance and the stability of the distributed generation system. The estimation error is inevitable in the conventional estimation method because of the axis rotation due to PLL. In the conventional estimation error, the d-q voltage and current are used for the calculation of the impedance with active and reactive current injections. Conversely, in the proposed algorithm, the negative sequence current is injected, and then the negative sequence voltage is measured for the impedance estimation. As the positive and negative sequence current controller is independent and the PLL is based on the positive sequence component only, the estimation of the equivalent impedance can be achieved with high accuracy. Simulation and experimental results are compared to validate the proposed algorithm.