• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1097-1100
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• 1998

In this paper, the PLL(Phase-Locked Loops) for low voltage and high speed operation is described. In other to obtaining above objects, new CMOS circuit technologies have been used in the each block circuit of PLL. It operates with a lock range from 110 up to 700 MHz and has a peak to peak jitter of 50 ps at operating frequency of 250 MHz. It was fabricated in a $0.6\mu\textrm{m}$ CMOS technology and dissipated 45 mW from a single 3.3V.

• 한국통신학회논문지
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• 제22권6호
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• pp.1289-1301
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• 1997

In a SDH network, one of the most important issues is the realization of network synchronization. In this paper, we presented the relationship between parameters and control algorithm of DP-PLL for design in a SDH based time, SSM processing time, PJE counter and reference switching time, and analyzed phase transients for one node and mutiple nodes through our simulation results with a standard specification. We suggested suitable design method of SDH-DP-PLL.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2014년도 추계학술대회 논문집
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• pp.87-88
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• 2014

The paper presents a novel phase locked loop(PLL) control method for robust three-phase thyristor dual converters under sag, notch, and phase loss conditions. This method is applied to three line to line voltages of grid to derive three phase angle errors from three separated single-phase PLLs. They can substitute for abnormal phase to guarantee the synchronization in the various grid fault conditions. The performance of novel PLL with moving average method is verified through simulations.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 추계학술대회 논문집 전기기기 및 에너지변환시스템부문
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• pp.240-242
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• 2008

본 논문에서는 단상 PLL알고리즘 중 하나인 영점검출 방식에서의 순시제어 불능을 극복하기 위해 arcsin을 이용한 알고리즘을 제안하였다. 또한 시뮬레이션을 통해 영점검출과 비교하여 제안된 PLL알고리즘의 순시제어 가능성을 검증하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2012년도 전력전자학술대회 논문집
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• pp.162-163
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• 2012

계통연계 인버터에서 계통전압과 위상을 일치시키기 위한 PLL은 필수이다. 기존의 PLL의 경우 계통전압에 불평형이 발생하면 계통의 위상을 정확하게 추종할 수 없기 때문에 제어를 할 수 없게 되고 이는 시스템에 심각한 영향을 미칠 수 있다. 따라서 불평형 전압이 발생하여도 정확하게 위상을 추종할 수 있는 기법의 필요하다. 본 논문에서는 SOGI(Second - Order Generalized Intergrator)를 소개하고 시뮬레이션과 실험을 통해 그 타당성을 검증한다.

• 한국작물학회지
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• 제41권6호
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• pp.678-684
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• 1996

기계화 파종으로 파종작업의 생력화를 위하여 배추종자 및 볍씨 pelleting에 대해서 Pelleting 물질과 접착제에 대한 기초적인 시험을 실시하였다. 그 중 pellting 재료와 접착제에 따른 pellet의 모양형성, 경도, 발아에 대하여 조사한 결과 다음과 같은 결과를 얻었다. 1. Pellet 종자의 모양형성은 접착제를 pelgel, AG-11을 사용하고 재료로는 paper clay, lime, PLL-11, coal ash등을 사용할 때 가장 우수하였다. 2. Pellet 종자의 경도는 pelleting 물질에 따라, 또는 접착제의 종류에 따라 공히 영향이 켰다 3. 모양형성과 경도를 함께 고려할 때 가장 우수한 pelleting 재료는 PLL-11 및 paper clay이었고, 접착제로는 pelgel과 AG-11이 었다. 4. Pelgel을 접착제로 하고 여러 가지 재료를 이용한 pellet 종자의 발아는 대체적으로 다양한 발아저해 현상을 보였으나 PLL-11을 재료로하고 여러 가지 접착제로 pelleting한 종자에서는 발아에 지장이 없었다. 그 중 PLL-11을 재료로 한 pellet 종자에서 가장 발아을이 우수하였고 zeolite를 재료로 한 종자에서 발아억제 현상이 가장 심했다. 5. AG-11과 PLL-11을 재료로 한 볍씨 Pelleting 종자의 발아는 무처리와 같았다 6. PLL-11을 재료로 하고 여러 가지 접착제를 이용한 pellet종자에서는 발아저해가 피의 나타나지 않았다. 7. Pellet 물질의 추출물을 이용한 발아에서 zeo-lite와 bentonite추출물에서 약간의 발아저해현상이 나타났다. 8. Pellet 물질의 추출물 산도는 zeolite와 ben-tonite에서 가장 높았고, 전기전도도도 역시 zeolite와 bentonite에서 가장 높았다.

• 정보처리학회논문지C
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• 제11C권6호
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• pp.835-842
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• 2004

본 논문에서는 다중 경고 페이딩 환경 하에서 최적의 다이버시티 기법 중 하나로 알려진 하이브리드 SC/MRC(Selective Combining/Maximal Ratio Combining) (2/3) 기법을 적용하고, 각 경로를 통해 들어오는 수신 신호와 수신기 내의 PLL(Phase Locked Loop)에서 발생된 참조 신호와의 위상차를 위상 에러로 가정한 후, PLL 루프 내의 이득 값을 조정하여 완전 동기 된 수신 신호가 되는 MC-DS/CDMA(Multi-Carrier Direct Sequence/Code Division Multiple Access) 시스템을 분석하였다. 또한, 이동 통신 환경에 대한 채널 모델로 나카가미-m 페이딩 채널 환경을 채택하였으며, 하이브리드 SC/MRC-(2/3) 다이버시티 방식이 적용된 MC/DS-CDMA 시스템에서 고려 사항인 나카가미 페이딩 지수(m), 경로의 수$(L_p),$ 하이브리드 SC/MRC-(2/3) 다이버시티 브랜치 수$(L,\;L_c),$ 사용자 수(K), 부반송파의 수(U), PLL 루프 내의 이득 값 등을 고려하여 수식을 전개하고 시뮬레이션을 수행하였다. 시뮬레이션 결과, 하이브리드 SC/MRC-(2/3) 방식이 적용된 MC/DS-CDMA 시스템에서 완전 동기 된 수신 신호를 수신할 수 있도록 하기 위해 적절한 PLL 루프 이득 값을 조절하여 성능의 개선을 이룰 수 있음을 확인할 수 있었으며 완전 동기 된 수신 신호가 되기 위해 페이딩 지수와 부반송파 확산이득에 따라 조금의 차이는 있지만 PLL 루프 이득 값이 7dB 이상 되어야 각 경로의 수신 신호가 완전 동기 된 수신 신호임을 확인하였다.

• 전자공학회논문지SC
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• 제45권2호
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• pp.37-44
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• 2008

본 논문에서는 고속 링 발진기를 이용한 WLAN용 5.8 GHz PLL을 제안하였다. 제안한 PLL에 사용된 링 발진기는 부 스큐 지연방식을 이용하여 차동 구조로 설계되었다. 따라서 Power-Supply-Injected Noise에 둔감하며, 1/f Noise를 감소시키기 위하여 Tail Current Source를 사용하지 않았다. 제안한 링 발진기는 $0{\sim}1.8V$의 컨트롤 전압에 걸쳐 $5.13{\sim}7.04GHz$의 발진주파수를 보였다. 본 논문에서 제안한 PLL 회로는 0.18 um 1.8 V TSMC CMOS 라이브러리를 기본으로 하여 설계하였고 시뮬레이션을 통하여 성능을 검증하였다. 동작 주파수는 5.8 GHz이며, Locking Time은 2.5 us, 5.8 GHz에서의 소비 전력은 59.9mW로 측정되었다.

• Journal of Korean Neurosurgical Society
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• 제61권1호
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• pp.89-96
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• 2018

Objective : Morphometric data for the lumbar posterior longitudinal ligament (PLL) was investigated to identify whether there is a difference in the morphometry of the PLL of the lumbar spine at each level with respect to the pattern of intervertebral disc displacement. Methods : In 14 formalin-fixed adult cadavers (12 males and 2 females), from L1 to L5, the authors measured the width and height of the PLL and compared them with other landmarks such as the disc and the pedicle. Results : Horizontally, at the upper margin of the disc, the central portion of the superficial PLL covered 17.8-36.9% of the disc width and the fan-like portion of the PLL covered 63.9-76.7% of the disc width. At the level of the median portion of the disc, the PLL covered 69.1-74.5% of the disc width. Vertically, at the level of the medial margin of the pedicle, the fan-like portion of the PLL covered 23.5-29.9% of the disc height. In general, a significant difference in length was not found in the right-left and male-female comparisons. Conclusion : This study presents the morphometric data on the pattern of intervertebral disc displacement and helps to improve the knowledge of the surgical anatomy of the lumbar PLL.

• 한국정보통신학회논문지
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• 제20권12호
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• pp.2326-2332
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• 2016

본 논문에서는 기존 위상고정루프의 아날로그 루프 필터 형태와 달리 전압제어발진기의 출력 신호로 동작하는 이산 루프 필터를 사용하여 크기는 작으면서 안정하게 동작하는 위상고정루프를 제안하였다. 기존의 위상고정루프에 2차 루프필터 대신 스위치 제어 루프필터를 사용하였다. 스위치는 전압제어발진기위의 고속의 출력 신호에 의해 제어된다. 총 3개의 스위치는 UP/DN 신호를 통하여 제어되고, UP/DN 신호에 따라 스위치가 'on/off'를 반복한다. 샘플링과 부궤환 역할을 하는 스위치와 결합된 작은 크기의 커패시터로 하나의 칩으로 집적화가 가능하다. 제안된 위상고정루프의 이산 루프 필터에 사용된 커패시터 값은 총 180pF로 아주 작은 크기임에도 불구하고 안정적으로 동작한다. 제안된 위상고정루프는 1.8V의 공급전압에서 0.18um CMOS 공정의 파라미터를 이용하여 Hspice로 시뮬레이션을 수행하고, 동작을 검증하였다.