• Proceedings of the Korea Information Processing Society Conference
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• 2017.11a
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• pp.27-29
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• 2017

오늘날 PCI Express는 프로세서와 시스템 장치들과 연결을 위한 표준 I/O 인터페이스로 널리 사용되고 있다. 고속, 저전력, 고효율의 특성을 가진 PCI Express는 기존 네트워크 연결망의 대안으로 고려되고 있다. 본 논문에서는 이러한 PCI Express를 서로 다른 시스템 간에 통신을 도와주는 PCI Express Interconnect를 통해 네트워크 연결망을 형성하고, 기존의 TCP/IP 프로토콜 스택을 거쳐 Socket 통신을 하는 Application을 PCI Express를 거쳐 통신할 수 있도록 하는 네트워크 모듈을 개발해보고자 한다. 이를 위해 관련 연구를 조사하여 네트워크 Family를 새로 정의하여 TCP/IP 프로토콜 스택을 거치지 않는 PCI Express 통신 프로토콜이 구현 중에 있다.

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.41 no.4
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• pp.41-49
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• 2004

In this paper, a design and measurement method for FPGA embedded gigabit-transceiver is presented. Altera's Stratix GX device which is general purpose transceiver called GXB was used for implementing PCI Express transceiver. PCI Express is the generation high performance serial I/O bus used to interconnect peripheral devices. After GXB was set follow by PCI Express specifications, the design has been verified by timing simulation and implemented as hardware. We tested it as follow. First GXB internal digital and analog block test second GXB transmitter signal integrity test called Eye mask test, third GXB high-speed serial I/O buffer and on-chip termination test and the last GXB protocol test. This paper shows all the design and measurement procedure about FPGA embedded gigabit-transceiver.

• IEMEK Journal of Embedded Systems and Applications
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• v.2 no.1
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• pp.9-16
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• 2007

본 논문에서는 차세대 통신 플랫폼을 위한 PCI 익스프레스의 전송계층과 데이터 연결계층의 모든 기능을 지원하는 PCI 익스프레스 컨트롤러를 설계하였다. 설계된 컨트롤러를 효과적으로 제어하기 위해 8051 마이크로프로세서를 이용하였다. 또한, 본 논문에서는 PCI 익스프레스 컨트롤러와 8051 마이크로프로세서의 통합 검증을 위한 방법으로 벡터 생성 부분, 테스트 벤치, 그리고 메모리로 구성된 테스트 벤치를 하나의 가상 마이크로프로세서로 가정하였다. 그리고 PCI 익스프레스의 모든 프로토콜을 지원할 수 있는 어셈블리 수준의 명령어들을 테스트 벤치에 적용되도록 하였다. 특히 일반적인 기본 동작 검증과 설계 기반 검증에서 찾지 못한 특수 경우의 에러를 찾기 위한 검증을 위해 랜덤 검증 환경 및 테스트 파라미터를 정의 하였다. 제안된 검증 환경과 명령어를 통해 설계된 PCI 컨트롤러의 검증 결과 랜덤 테스트 검증을 통해 효과적으로 오류를 찾을 수 있었다.

• Proceedings of the IEEK Conference
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• 2003.11b
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• pp.167-170
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• 2003

In this paper, a design and experiment of PCI Express Core verification Model is described. The model targeting Endpoint core verification is designed by using newly-emerging SystemC which is a system design language based on a new C++ class library and simulation engine. In the verification model, we developed a SystemC Host System model which act as a Root Complex and Device Driver dedicated to the PCI Express Endpoint RTL Core. The test of Host System Model is guided by scenarios which implements and acts point of Device Driver and Root Complex and shows the result of simulation. Also, We present the full structure of verification model and Host model.

• Proceedings of the IEEK Conference
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• summer
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• pp.285-288
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• 2004

In this paper, we present a design and experiment of PCI Express core verification model. The model targeting Endpoint core based on Verilog HDL is designed by newly-emerging SystemC, which is a new C++ class library based system design approach. In the verification model, we designed and implemented a SystemC host system model which acted as Root Complex and device driver dedicated to the PCI Express Endpoint RTL core. The verification process is scheduled by scenarios which are implemented in host model. We show that the model is useful especially for verifying the RTL model which has dependencies on system software.

• Proceedings of the Korea Information Processing Society Conference
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• 2016.04a
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• pp.51-54
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• 2016

NTB는 transparent bridge와 공통적으로 독립적인 PCI bus(PCI 또는 PCI Express bus)에 대해서 데이터 전송 경로(path)를 제공한다는 점에서 기능적으로 유사하다. 그러나, NTB와 transparent bridge 간의 가장 큰 차이점은 NTB가 사용될 경우에 bridge의 하향부분(downstream side)에 위치한 장치들은 상향부분(upstream side)에서는 보이지 않는다는 점이다. 이는 bridge의 하향부분(downstream side)에 위치한 인텔리전트(intelligent)한 제어기(예를들면 CPU를 포함하는 컴퓨터)가 자신의 downstream side에 위치하는 서브시스템 내 각종 장치들을 독립적으로 관리할 수 있다는 점이다. NTB는 또한 첫 번째 호스트(primary host)의 PCI bus로 구성된 서브시스템(subsystem) 계층구조(hierarchy)에 두 번째 호스트(secondary host)를 연결하는 데 사용될 수 있다. 이는 두 시스템간 통신을 가능하도록 하는 반면, 두 시스템을 서로 격리시키는 효과도 발생한다. 즉, NTB는 일반적으로 도어벨(doorbell)을 통해서 bridge의 다른 편에 위치한 장치에 대해서 인터럽트를 보낼 수 있으며, 또한, scratchpad 레지스터를 보유하고 있어 bridge의 양측에서 데이터를 상호 공유함으로써 interprocessor communication 할 수 있다.

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.42 no.4 s.304
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• pp.59-68
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• 2005

In this paper, we design a PCI Express controller for future communication system The controller supports the full functionality of Transaction Layer and Data Link Layer of PCI Express. The designed controller has the proposed transmitter buffer architecture to obey Replay mechanism. This scheme merges the transmitting buffer and the replay buffer. The proposed buffer has the higher data transfer efficiency than the conventional buffer architecture because it can dynamically adjust size of a replay buffer space. We also design transmitter of Transmitter Transaction Layer to effectively support the proposed buffer, The receiver device of PCI Express must possess the buffer for three types of transaction to support Flow Control. And it must report the amount of the buffer space regularly to the Port at the opposite end of the link. We propose the simple receiver buffer scheme using only one buffer to easily support Flow Control. And the designed controller is verified under proposed test bench

• Proceedings of the Korean Institute of Communication Sciences Conference
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• 2004.11a
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• pp.421-421
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• 2004

• Proceedings of the Korea Information Processing Society Conference
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• 2016.10a
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• pp.58-61
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• 2016

.PCI Express는 고속, 저전력 등의 특성으로 업계 표준으로서 많이 쓰이고 있는 프로세서와 주변 I/O 장치들을 연결하는 버스 기술이다. 또한, PCI Express는 인피니밴드와 이더넷과 더불어 고성능 컴퓨터나 컴퓨터 클러스터를 위한 시스템 인터커넥트 기술로 널리 쓰이고 있다. PGAS(partitioned global address space) 프로그래밍 모델은 컴퓨터 클러스터와 같은 다중 호스트 시스템에서 단측 RDMA(remote direct memory access)를 구현하는데 많이 이용된다. 본 논문에서는 PCI Express 기반 RDMA를 구현하기 위해 PGAS 프로그래밍 모델인 OpenSHMEM의 기존의 특징을 유지하여 PCI Express 기반 OpenSHMEM API를 설계 및 구현하였다. 구현한 OpenSHMEM API는 PCI Express의 NTB(non-transparent bridge) 기술로 2대의 PC를 연결한 시스템에서 매트릭스 곱셈 예제를 통하여 실험하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.22 no.12
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• pp.1667-1674
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• 2018

Recently, speeding up real time calculation using the specialized hardware accelerator is often used in the various engineering and science area, and the accelerators are required to include PCI express interconnection between FPGA and a host computer. The implementation of the high speed PCIe for the multi-giga bytes per second transmission is one of the most difficult issue in the development of the accelerators. There are several commercialized IP solutions and research results in the literature, but these solutions are required extra cost and design period to analyze the detailed implementation method. For the hardware accelerator on Xilinx FPGA, utilizing Xilinx's XDMA PCIe IP, which is provided without extra charge, can be the best solution in terms of the development period and cost. Consequently, this paper presents the evaluation system on Zynq-7000 FPGA and Windows 10 host computer, and analyze the performance of the PCIe IP with various configuration parameters.