• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2017년도 추계학술발표대회
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• pp.27-29
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• 2017

오늘날 PCI Express는 프로세서와 시스템 장치들과 연결을 위한 표준 I/O 인터페이스로 널리 사용되고 있다. 고속, 저전력, 고효율의 특성을 가진 PCI Express는 기존 네트워크 연결망의 대안으로 고려되고 있다. 본 논문에서는 이러한 PCI Express를 서로 다른 시스템 간에 통신을 도와주는 PCI Express Interconnect를 통해 네트워크 연결망을 형성하고, 기존의 TCP/IP 프로토콜 스택을 거쳐 Socket 통신을 하는 Application을 PCI Express를 거쳐 통신할 수 있도록 하는 네트워크 모듈을 개발해보고자 한다. 이를 위해 관련 연구를 조사하여 네트워크 Family를 새로 정의하여 TCP/IP 프로토콜 스택을 거치지 않는 PCI Express 통신 프로토콜이 구현 중에 있다.

• 전자공학회논문지CI
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• 제41권4호
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• pp.41-49
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• 2004

본 논문은 FPGA 임베디드 기가비트 트랜시버의 테스트에 관한 방법과 측정 결과를 다룬다. 실험에 사용한 디바이스는 Altera 사의 Stratix GX 디바이스로 범용 고속 프로토콜을 지원하는 트랜시버(GXB)이다. 본 논문은 차세대 IO 버스로 대두되는 PCI Express 직렬 프로토콜을 GXB에 구현하였다. PCI Express 규격에 맞게 생성된 GXB 모듈은 타이밍 시뮬레이션을 거쳐 하드웨어 구현과 테스트를 수행하였다. 트랜시버 테스트 방법으로 GXB 내부 블록 테스트, GXB 신호 무결성 테스트, GXB 입출력 버퍼 및 온칩 터미네이션 테스트, GXB 프로토콜 테스트의 네 가지 검증 절차를 거쳤다. 본 논문을 통해 FPGA 임베디드 트랜시버의 설계방법과 테스트 절차, 측정 결과를 제시한다.

• 대한임베디드공학회논문지
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• 제2권1호
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• pp.9-16
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• 2007

본 논문에서는 차세대 통신 플랫폼을 위한 PCI 익스프레스의 전송계층과 데이터 연결계층의 모든 기능을 지원하는 PCI 익스프레스 컨트롤러를 설계하였다. 설계된 컨트롤러를 효과적으로 제어하기 위해 8051 마이크로프로세서를 이용하였다. 또한, 본 논문에서는 PCI 익스프레스 컨트롤러와 8051 마이크로프로세서의 통합 검증을 위한 방법으로 벡터 생성 부분, 테스트 벤치, 그리고 메모리로 구성된 테스트 벤치를 하나의 가상 마이크로프로세서로 가정하였다. 그리고 PCI 익스프레스의 모든 프로토콜을 지원할 수 있는 어셈블리 수준의 명령어들을 테스트 벤치에 적용되도록 하였다. 특히 일반적인 기본 동작 검증과 설계 기반 검증에서 찾지 못한 특수 경우의 에러를 찾기 위한 검증을 위해 랜덤 검증 환경 및 테스트 파라미터를 정의 하였다. 제안된 검증 환경과 명령어를 통해 설계된 PCI 컨트롤러의 검증 결과 랜덤 테스트 검증을 통해 효과적으로 오류를 찾을 수 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 컴퓨터소사이어티 추계학술대회논문집
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• pp.167-170
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• 2003

In this paper, a design and experiment of PCI Express Core verification Model is described. The model targeting Endpoint core verification is designed by using newly-emerging SystemC which is a system design language based on a new C++ class library and simulation engine. In the verification model, we developed a SystemC Host System model which act as a Root Complex and Device Driver dedicated to the PCI Express Endpoint RTL Core. The test of Host System Model is guided by scenarios which implements and acts point of Device Driver and Root Complex and shows the result of simulation. Also, We present the full structure of verification model and Host model.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.285-288
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• 2004

In this paper, we present a design and experiment of PCI Express core verification model. The model targeting Endpoint core based on Verilog HDL is designed by newly-emerging SystemC, which is a new C++ class library based system design approach. In the verification model, we designed and implemented a SystemC host system model which acted as Root Complex and device driver dedicated to the PCI Express Endpoint RTL core. The verification process is scheduled by scenarios which are implemented in host model. We show that the model is useful especially for verifying the RTL model which has dependencies on system software.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2016년도 춘계학술발표대회
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• pp.51-54
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• 2016

NTB는 transparent bridge와 공통적으로 독립적인 PCI bus(PCI 또는 PCI Express bus)에 대해서 데이터 전송 경로(path)를 제공한다는 점에서 기능적으로 유사하다. 그러나, NTB와 transparent bridge 간의 가장 큰 차이점은 NTB가 사용될 경우에 bridge의 하향부분(downstream side)에 위치한 장치들은 상향부분(upstream side)에서는 보이지 않는다는 점이다. 이는 bridge의 하향부분(downstream side)에 위치한 인텔리전트(intelligent)한 제어기(예를들면 CPU를 포함하는 컴퓨터)가 자신의 downstream side에 위치하는 서브시스템 내 각종 장치들을 독립적으로 관리할 수 있다는 점이다. NTB는 또한 첫 번째 호스트(primary host)의 PCI bus로 구성된 서브시스템(subsystem) 계층구조(hierarchy)에 두 번째 호스트(secondary host)를 연결하는 데 사용될 수 있다. 이는 두 시스템간 통신을 가능하도록 하는 반면, 두 시스템을 서로 격리시키는 효과도 발생한다. 즉, NTB는 일반적으로 도어벨(doorbell)을 통해서 bridge의 다른 편에 위치한 장치에 대해서 인터럽트를 보낼 수 있으며, 또한, scratchpad 레지스터를 보유하고 있어 bridge의 양측에서 데이터를 상호 공유함으로써 interprocessor communication 할 수 있다.

• 전자공학회논문지CI
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• 제42권4호
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• pp.59-68
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• 2005

본 논문에서는 차세대 통신 플랫폼을 위한 PCI 익스프레스의 전송계층과 데이터 연결계층의 모든 기능을 지원하는 PCI 익스프레스 컨트롤러를 설계하였다. 설계된 컨트롤러는 재전송 메커니즘을 효과적으로 지원하기 위해 제안된 송신버퍼 구조를 가지고 있다. 이 버퍼 구조는 전송 버퍼와 재전송 버퍼를 한 개의 버퍼로 통합하여 재전송 버퍼의 공간을 유동적으로 할당할 수 있는 방법이다. 또한 설계된 컨트롤러의 송신단 전송계층은 제안된 버퍼 구조를 효과적으로 지원하도록 설계되어 졌다. 흐름제어를 지원하기 위해 PCI 익스프레스의 모든 수신 디바이스는 각 명령어를 위한 3개의 수신 버퍼를 가지고 있어야 하며, 각 수신 버퍼의 빈 공간을 주기적으로 상대 디바이스에 알려주어야 한다. 설계된 컨트롤러에서는 단지 하나의 수신 버퍼를 이용하여 흐름제어를 보다 쉽게 지원하기 위한 방법을 제안하였다. 또한 설계된 컨트롤러는 제안된 테스트 벤치를 통해 검증되었고 동작함을 확인할 수 있었다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 추계종합학술대회 논문 초록집
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• pp.421-421
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• 2004

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2016년도 추계학술발표대회
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• pp.58-61
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• 2016

.PCI Express는 고속, 저전력 등의 특성으로 업계 표준으로서 많이 쓰이고 있는 프로세서와 주변 I/O 장치들을 연결하는 버스 기술이다. 또한, PCI Express는 인피니밴드와 이더넷과 더불어 고성능 컴퓨터나 컴퓨터 클러스터를 위한 시스템 인터커넥트 기술로 널리 쓰이고 있다. PGAS(partitioned global address space) 프로그래밍 모델은 컴퓨터 클러스터와 같은 다중 호스트 시스템에서 단측 RDMA(remote direct memory access)를 구현하는데 많이 이용된다. 본 논문에서는 PCI Express 기반 RDMA를 구현하기 위해 PGAS 프로그래밍 모델인 OpenSHMEM의 기존의 특징을 유지하여 PCI Express 기반 OpenSHMEM API를 설계 및 구현하였다. 구현한 OpenSHMEM API는 PCI Express의 NTB(non-transparent bridge) 기술로 2대의 PC를 연결한 시스템에서 매트릭스 곱셈 예제를 통하여 실험하였다.

• 한국정보통신학회논문지
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• 제22권12호
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• pp.1667-1674
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• 2018

하드웨어 가속기를 사용하여 다양한 실시간 계산을 하는 여러 공학/과학 분야에서 많은 경우에 FPGA와 호스트 컴퓨터를 PCI express(PCIe)로 연결하는 시스템 구성이 요구된다. 하지만, 초당 수 기가바이트의 데이터를 주고 받는 고속 인터페이스인 PCIe의 구현은 하드웨어 가속기 개발의 가장 큰 어려움 중에 하나이다. 상용 제품과 논문을 통해서 여러 PCIe IP 솔루션을 찾을 수 있지만, 고가의 비용을 지불해서 구매하거나, 별도의 시간과 노력을 투자해서 PCIe를 구현해야 한다. 따라서, Xilinx사의 FPGA를 기반의 하드웨어 가속기를 구현할 때는 Xilinx사에서 무료로 제공 하는 XDMA PCIe IP를 사용하는 것이 개발 기간 및 비용 단축을 위한 최선의 선택이 될 수 있다. 이러한 이유로 본 논문에서는 Xilinx사의 PCIe IP의 성능 평가를 위해 Zynq-7000 FPGA개발보드와 Windows 10 호스트 컴퓨터로 평가 시스템을 구성하고, PCIe IP의 구성 파라미터에 의한 전송 속도 성능 변화에 대해 평가 분석한다.