• 대한전자공학회논문지SD
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• 제46권1호
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• pp.52-58
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• 2009

심장박동 조절장치를 위한 저전압 저전력 델타 시그마 모듈레이터를 제안하였다. 제안된 회로는 feedforward 구조를 이용한 델타 시그마 모듈레이터 단을 계단식 형태로 설계하였으며, 이를 통하여 저전압 환경에서도 비교적 높은 해상도를 구현할 수 있었다. 인버터 기반의 스위치드 커패시터 회로를 이용하여 전력소모를 최소화하고, 낮은 전압에서도 동작 가능하도록 설계되었다. 제안된 회로는 $0.35-{\mu}m$ CMOS 공정을 이용하여 구현되었으며, 샘플링 주파수가 7.6 kHz 이고 120Hz 대역폭에서 61-dB SNDR, 63-dB SNR, 그리고 65-dB DR 을 가진다. 이때 전력소모는 1-V 전원전압에서 280 nW에 불과하다.

• 전자공학회논문지
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• 제50권4호
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• pp.43-51
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• 2013

디지털 보청기에 적합한 저전력 3차 델타-시그마 모듈레이터를 설계하였다. 적분기의 출력 스윙을 최소화 하도록 모듈레이터 구조의 계수를 최적화하고, AB급 출력단을 갖는 2단 연산증폭기와 switched-capacitor 구조를 사용하여 전력소모를 최소화 하였다. 본 모듈레이터는 130nm CMOS 공정을 이용하여 제작되었으며, 샘플링 주파수가 3.2MHz일 때 100Hz-10kHz의 신호대역에서 79dB의 SNR(Signal-to-Noise Ratio)이 측정되었다. 전력소모는 1.2V 전원전압에서 $60{\mu}W$에 불과하며 A/D 변환기 코어의 크기는 $0.53mm{\times}0.53mm$ 이다.

• 대한전자공학회논문지SD
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• 제45권4호
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• pp.36-42
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• 2008

본 논문은 광통신-시리얼 링크를 위한 40Gb/s 클록 및 데이터 복원 회로의 설계를 제안한다. 설계된 본 회로는 다중 위상을 생성하는 LC 탱크 PLL을 이용하여 8개의 샘플링 클록을 생성하고 $2{\times}$ 오버샘플링 구조의 뱅-뱅 위상 검출기를 이용하여 데이터와 클록의 위상을 조정한다. 40Gb/s의 입력 데이터가 샘플링을 거쳐서 1:4 디멀티플렉싱되어 4채널에 10Gb/s 출력으로 복원되는 구조로서 디지털과 아날로그의 전원을 분리하여 설계가 진행되었다. 인덕터를 사용하여 칩면적은 $2.8{\times}2.4mm^2$을 차지하고 전력소모는 약 200mW이다. 0.18um CMOS공정으로 칩 제작후 측정결과 채널당 악 9.5Gb/s 출력이 측정되었다(직렬입력 약 38Gb/s 해당).

• 한국정보통신학회논문지
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• 제15권4호
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• pp.823-832
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• 2011

본 논문은 orthogonal frequency division multiplexing (OFDM) 통신에서 효율적인 블라인드(blind) 주파수 옵셋 추정 방식을 제안한다. 제안된 방식은 오버샘플링과 OFDM 시스템의 cyclic prefix (CP)를 이용하여 시간차가 있는 2개의 OFDM 신호 블록을 얻고 이를 이용하여 블라인드 주파수 옵셋 추정을 위한 비용함수를 정의한다. 본 논문에서는 제안된 비용함수가 코사인 함수로 근사화 될 수 있음을 보였으며 코사인 함수의 기본적인 특성을 이용하여 주파수 옵셋을 추정할 수 있는 폐쇄형(closed form) 추정 공식을 유도하였다. 이 코사인 함수를 이용하면 전체 주파수 옵셋 범위에 대한 탐색 없이 최저 비용함수 값을 쉽게 계산할 수 있기 때문에 주파수 옵셋 추정이 효율적이다. 제안된 방식은 탐색이 필요 없기 때문에 기존의 블라인드 ML 기법보다 계산량이 약 97% 감소하며 컴퓨터 시뮬레이션 결과 평균제곱오차 (mean square error, MSE) 성능이 기존의 ML 기법이나 MUSIC 방식보다 우수함을 보였다.

• 한국통신학회논문지
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• 제18권8호
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• pp.1226-1237
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• 1993

제한된 주파수 대역폭을 이용하여 신호를 전송하기 위해서는 여러종류의 특성을 갖는 필터들이 필요하다. 이 논문에서는 이러한 필터들을 효율적으로 설계하기위한 두가지 방식을 제시하였다. 특히 fractionally-spaced(FS) 구조가 사용될때 더욱 효율적으로 필터를 설계할 수 있다. FS 구조의 특성을 최소자승 오차 방식과 결합하여, 출력오차에 영향을 주지않고, 적절한 주파수 특성을 갖는 SF 필터 설계 방식을 제시하였다. 예로, noise 신호들을 적절히 이용하면, 한개의 SF 필터가, QAM 복조에 필요한 phase splitter, 수신 필터 그리고 등화기 기능까지 갖도록 설계할 수 있다. 두번째로 임의의 주파수 특성이 요구되는 필터의 설계 방식을 제시하였다. weighting factor를 이용한 최소자숭법을 iterative하게 사용하여 최적설계를 얻는다. 이를위해 weighting factor를 효율적으로 update하기 위한 새로운 알고리듬을 이용하였다. 마지막으로, 더욱 복잡한 조건을 갖는 필터를, 이 두가지 방식을 같이 이용하여, 효율적으로 설계할 수 있는것을 보였다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.51-59
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• 2009

본 논문에서는 어쿠스틱 센서 IC 용 연속 시간 시그마-델타 모듈레이터를 구현하였다. 모듈레이터의 전력 소모를 최소화하기 위해 summing 단의 필요성을 제거한 피드-포워드 (feed-forward) 구조로 설계 하였으며, 해상도를 높이기 위해 선형성이 우수한 active-RC 필터를 사용하여 설계 하였다. 또한 초과 루프 지연 시간 (excess loop delay)에 의한 성능 저하를 방지하기 위한 회로 기법을 제안 하였다. 저 전압, 고 해상도의 4차 단일 비트 연속 시간 시그마-델타 모듈레이터는 $0.13{\mu}m$ 1 poly 8 metal CMOS 표준 공정으로 제작하였으며 코어 크기는 $0.58\;mm^2$ 이다 시뮬레이션 결과 25 kHz 의 신호 대역 내에서 91.3 dB의 SNR(signal to noise ratio)을 얻었고 전체 전력 소모는 $290{\mu}W$ 임을 확인하였다.

• Journal of the Korean Data and Information Science Society
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• 제24권3호
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• pp.411-425
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• 2013

데이터마이닝이란 대용량의 자료로부터 의미있는 패턴과 규칙을 찾기 위해서 자동화되거나 반자 동화된 도구를 이용하여 데이터를 탐색하고 분석하는 과정이다. 이러한 데이터마이닝 기법을 통해 정보의 연관성을 파악함으로써 가치 있는 정보를 만들어 합리적인 의사 결정이 가능하게 된다. 금융분야에서도 데이터베이스 마케팅, 신용평가, 서비스 품질개선, 부정행위 적발 등에 데이터마이닝 기법이 다양하게 사용되고 있다. 금융거래에서 대출의 중요도와 필요성이 시간이 지날수록 점점 높아지고 있으나, 대출을 이용하는 사람과 대출건수가 증가할수록 부실대출의 위험이 함께 증가하기 때문에 대출을 해주는 여신기관의 손실을 막기 위해서는 대출여부를 정확하게 예측할 필요성이 존재한다. 본 연구에서는 국내 A 여신기관의 실제 데이터를 사용하여 대출심사에 관한 연구를 진행하였으며, 모형 구축에 있어서 안정적이고 정확한 예측을 보이는 모형을 찾기 위하여 원 데이터에서의 샘플 정제와 여러가지 모형, 데이터마이닝 기법 등을 사용하여 다양한 모형을 구축하고 비교, 평가하였다.

• 대한전자공학회논문지TC
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• 제40권2호
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• pp.56-63
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• 2003

본 논문은 IMT-2000 3GPP 시스템을 위한 다중 전송율 병렬형 간섭제거기의 구현시 성능에 영향을 미치는 구현 요소들에 대해서 고찰한다. 본 논문에서 고려되는 병렬형 간섭제거기는 복잡도를 고려하여 다중전송률 처리를 위하여 사용자간 비동기 환경에서 블록단위로 신호를 판정하고 샘플단위로 간섭제거를 수행하는 샘플단위 병렬형 간섭제거기를 사용한다. 샘플단위 간섭제거를 사용하면 기존의 블록단위 간섭제거방식에 비하여 복잡도를 크게 줄일 수 있으며, 사용자 수가 증가하는 경우에도 복잡도 증가를 최소화 할 수 있다. 모의실험을 통하여 동기화 되지 않은 사용자와 외부 셀 간섭, 타이밍 오류, 오버샘플링율, 양자화 비트 수가 간섭제거기 성능에 미치는 영향을 분석한다. 이를 바탕으로 성능과 복잡도를 고려한 최적의 파라미터를 도출하고, 실제 구현 시에 고려해야 할 여러 가지 구현 요소들에 대한 모델을 정립한다. 마지막으로, 시스템 복잡도 또한 중요한 구현요소 중의 하나이므로 사전 간섭제거 방식들에 따른 복잡도를 분석한다.

• 대한전자공학회논문지SD
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• 제48권10호
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• pp.6-14
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• 2011

본 논문에서는 배터리의 전류, 전압을 측정하기 위한 analog front-end IC 를 설계 하였다. 회로는 크게 programmable gain instrumentation amplifier (PGIA)와 델타-시그마 모듈레이터로 구성 되어 있다. 델타-시그마 모듈레이터는 2차 단일 비트 구조이고 0.25 ${\mu}m$ CMOS 공정을 사용 하였다. 설계된 회로는 오버 샘플링 비율이 256일 때 2 kHz 신호 대역에서 signal-to-noise ratio (SNR)는 82 dB 의 성능을 가지고, differential nonlinearity (DNL)은 ${\pm}$ 0.3 LSB (16bit 기준), integral nonlinearity (INL)은 ${\pm}$ 0.5 LSB 이다. 전체 소비 전력은 4.5 mW 이다.

• 전자공학회논문지
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• 제49권11호
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• pp.141-148
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• 2012

Oversampling 기법을 사용한 analog-to-digital (A/D) 컨버터에서 샘플링 된 신호의 signal bandwidth를 낮추어 주기 위해 데시메이션 필터가 사용된다. 본 논문은 sigma-delta ADC에 사용될 수 있는 저전력 4 단 32 bit 데시메이터 필터 디자인을 제안한다. 디지털 데시메이션 필터는 CIC(cascaded integrator-comb) filter와 세 개의 half-band FIR filter로 이루어져 있다. 전력소모를 최소화하기 위하여 CIC filter에는 pipeline구조가 사용되었고, FIR 필터의 multiplier 구조를 최적화하기 위하여 Canonic Signed Digit (CSD) 코드가 사용되었다. 130nm CMOS 공정으로 설계 자동화 CAD 도구를 사용하여 타이밍, 면적, 전력소모를 최적화하여 98.304 MHz 주파수에서 697 uW의 전력을 소모면서 32 bit, 192 kHz 아웃풋을 낼 수 있다.