• 한국차세대컴퓨팅학회논문지
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• 제15권2호
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• pp.39-49
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• 2019

컴퓨팅 성능을 향상시키기 위해 다양한 구조적 설계 기법들이 제안되고 있는데 그중에서도 CPU-GPU 융합형 이종 멀티코어 프로세서가 많은 관심을 받고 있다. CPU-GPU 융합형 이종 멀티코어 프로세서는 단일 칩에 CPU와 GPU를 집적하기 때문에 일반적으로 CPU와 GPU가 Last Level Cache(LLC)를 공유하게 된다. LLC 공유는 CPU와 GPU 코어 사이에 심각한 캐쉬 경합이 발생하는 경우 각각의 코어 활용도가 저하되는 문제를 가지고 있다. 본 논문에서는 CPU와 GPU 사이의 캐쉬 경합 문제를 해결하기 위해 단일 LLC를 CPU와 GPU 각각의 공간으로 분할하고, 분할된 공간의 크기 변화가 전체 시스템 성능에 미치는 영향을 분석하고자 한다. 모의실험 결과에 따르면, CPU는 사용하는 LLC 크기가 커질수록 성능이 최대 21%까지 향상되지만 GPU는 사용하는 LLC 크기가 커져도 큰 성능변화를 보이지 않는다. 즉, GPU는 LLC 크기가 감소하더라도 CPU에 비하여 성능이 적게 하락함을 알 수 있다. GPU에서의 LLC 크기 감소에 의한 성능하락이 CPU에서의 LLC 크기 증가에 따른 성능향상보다 훨씬 작기 때문에 실험결과를 기반으로 각각의 코어에 LLC를 분할하여 할당한다면 전체적인 이종 멀티코어 프로세서의 성능을 향상시킬 수 있을 것으로 기대된다. 또한, 이러한 분석을 통해 향후 각 코어의 성능을 최대한 높일 수 있는 메모리 관리기법을 개발한다면 이종 멀티코어 프로세서의 성능을 크게 향상시킬 수 있을 것이다.

• 디지털콘텐츠학회 논문지
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• 제13권2호
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• pp.225-233
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• 2012

<아바타>이후 3D 입체영상은 차세대 콘텐츠 산업의 블루칩으로 떠올라있다. 그에 반해 국내에서 상업적으로 제작하였던 모든 입체 콘텐츠들이 흥행에 실패 하였다. 이는 국내 입체콘텐츠의 완성도가 해외의 콘텐츠에 비하여 매우 떨어지기 때문이며, 현행되고 있는 2D기반의 입체 후반작업 프로세스가 그 원인으로 작용하고 있다. 그중에서도 입체 편집프로세스는 콘텐츠의 질과 가장 밀접한 관련이 있다. 영화<나탈리>의 제작사례를 통해 알아본 현행 입체 편집프로세스는 2D기반의 시스템을 이용하여 편집을 진행한 후 3D 디스플레이 시스템으로 확인하며 이후 문제가 발생할 경우 수정하는 방식을 취하고 있다. 이러한 현상을 개선하고자 좌 우 영상의 분석을 통해 합성에서 사용되고 있는 변위지도와 깊이지도 등의 깊이정보를 시각화 하여 현행 입체 편집 프로세스에 적용하였으며, 보다 객관성 있는 입체편집 프로세스를 제안하고자 한다. 제안한 프로세스를 실제 뮤직드라마 <기억의 조각>제작에 활용하여 영화<나탈리>와 비교해보았다. 그 결과 <나탈리>의 경우 컷과 컷 사이의 입체 값 변화가 매우 큰 것을 볼 수 있었으나 <기억의 조각>의 경우 입체 값이 전체적으로 균일한 결과를 도출 할 수 있었다. 현행 프로세스의 경우 주관적인 입체감을 바탕으로 하기 때문에 작업자의 컨디션과 상태에 따라 그 값이 달라 질수 있다. 또한 Positive영역에 대한 예상은 할 수 없기 때문에 동일한 공간 혹은 한정된 공간에서 컷에 따라 각기 다른 입체 값을 보임으로써 공간의 입체감을 왜곡시킬 우려가 있다. 반면 깊이정보의 시각화를 활용한 객관적인 입체 편집은 동일한 공간에 대한 입체감과 콘텐츠 전체의 입체감을 균일하게 맞추어 입체 콘텐츠의 질을 높이고, 나아가 입체감 왜곡, 시각적 피로 등의 문제도 동시에 해결 할 수 있다.

• 융합신호처리학회논문지
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• 제15권2호
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• pp.70-75
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• 2014

최근 디지털 기기의 다기능화, 휴대화 및 서비스 정보의 대용량화 등으로 인하여 고집적, 저전력, 고성능 SoC(System on Chip) 설계에 대한 요구가 점차 증가하고 있다. 시스템이 빠르게 발전함에 따라 요구되는 하드웨어 성능이 다양해지고 있으며 빠른 설계 확인을 위하여 FPGA(Field Programmabel Gate Array)를 채택하는 시스템이 증가되고 있는 추세이며 FPGA를 채택한 시스템에서는 FPGA와 제어하는 CPU인 ARM코어를 사용한 SoC 시스템이 늘어났다. 이러한 시스템에서 사용되는 AXI(Advanced eXtensible Interface) Bus는 여러 방법으로 이용되지만, 기존의 연구에서는 AXI Slave 구조로 설계가 되어 있다. Slave 구조에서는 CPU가 계속 데이터 전송에 관여하게 되어 자원을 다른 곳에 사용하지 못하는 문제와 AXI Bus가 사용되지 않는 시간이 길어서 전송효율이 떨어지는 문제가 있다. 본 논문에서는 이와 같은 문제를 해결하고자 AXI Master구조를 제안하고, Slave구조와 Master구조의 소모클럭과 합성결과를 비교한 결과, Master구조가 Slave구조에 비해 소모클럭은 51.99% 감소한 것을 확인하였으며, Slice는 31% 정도 감소하였다. 또한, 최대 동작주파수는 107.84MHz로써 약 140% 증가 되는 것을 확인하였다.

• 한국정보통신학회논문지
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• 제26권7호
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• pp.1071-1077
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• 2022

타원곡선 암호 (elliptic curve cryptography; ECC) 기반의 공개키 기반구조 구현에 사용될 수 있는 보안 SoC(system-on-chip)를 설계하였다. 보안 SoC는 타원곡선 디지털 서명 알고리듬 (elliptic curve digital signature algorithm; ECDSA)용 하드웨어 가속기가 AXI4-Lite 버스를 통해 Cortex-A53 CPU와 인터페이스된 구조를 갖는다. ECDSA 하드웨어 가속기는 고성능 ECC 프로세서, SHA3 (secure hash algorithm 3) 해시 코어, 난수 생성기, 모듈러 곱셈기, BRAM (block random access memory), 그리고 제어 FSM (finite state machine)으로 구성되며, 최소의 CPU 제어로 ECDSA 서명 생성과 서명 검증을 고성능으로 연산할 수 있도록 설계되었다. 보안 SoC를 Zynq UltraScale+ MPSoC 디바이스에 구현하여 하드웨어-소프트웨어 통합 검증을 하였으며, 150 MHz 클록 주파수로 동작하여 초당 약 1,000번의 ECDSA 서명 생성 또는 서명 검증 연산 성능을 갖는 것으로 평가되었다. ECDSA 하드웨어 가속기는 74,630개의 LUT (look-up table)와 23,356개의 플립플롭, 32kb BRAM 그리고 36개의 DSP (digital signal processing) 블록의 하드웨어 자원이 사용되었다.

• 생물정신의학
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• 제12권1호
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• pp.42-61
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• 2005

Objectives:The ginsenoside Rg1 and Rb1, the major components of ginseng saponin, have neurotrophic and neuroprotective effects including promotion of neuronal survival and proliferation, facilitation of learning and memory, and protection from ischemic injury and apoptosis. In this study, to investigate the molecular basis of the effects of ginsenoside on neuron, we analyzed gene expression profiling of SH-SY5Y human neuroblastoma cells treated with ginsenoside Rg1 or Rb1. Methods:SH-SY5Y cells were cultured and treated in triplicate with ginsenoside Rg1 or Rb1($80{\mu}M$, $40{\mu}M$, $20{\mu}M$). The proliferation rates of SH-SY5Y cells were determined by MTT assay and microscopic examination. We used a high density cDNA microarray chip that contained 8K human genes to analyze the gene expression profiles in SH-SY5Y cells. We analyzed using the Significance Analysis of Microarray(SAM) method for identifying genes on a microarray with statistically significant changes in expression. Results:Treatment of SH-SY5Y cells with $80{\mu}M$ ginsenoside Rg1 or Rb1 for 36h showed maximal proliferation compared with other concentrations or control. The results of the microarray experiment yielded 96 genes were upregulated(${\geq}$3 fold) in Rg1 treated cells and 40 genes were up-regulated(${\geq}$2 fold) in Rb1 treated cells. Treatment with ginsenoside Rg1 for 36h induced the expression of some genes associated with protein biosynthesis, regulation of transcription or translation, cell proliferation and growth, neurogenesis and differentiation, regulation of cell cycle, energy transport and others. Genes associated with neurogenesis and neuronal differentiation such as SCG10 and MLP increased in ginsenoside Rg1 treated cells, but such changes did not occur in Rb1-group. Conclusion:Our data provide novel insights into the gene mechanisms involved in possible role for ginsenoside Rg1 or Rb1 in mediating neuronal proliferation or cell viability, which can elicit distinct patterns of gene expression in neuronal cell line. Ginsenoside Rg1 have more broad and strong effects than ginsenoside Rb1 in gene expression and related cellular physiology. In addition, we suggest that SCG10 gene, which is known to be expressed in neuronal differentiation during development and neuronal regeneration during adulthood, may have a role in enhancement of activity dependent synaptic plasticity or cytoskeletal regulation following treatment of ginsenoside Rg1. Further, ginsenoside Rg1 may have a possible role in regeneration of injured neuron, promotion of memory, and prevention from aging or neuronal degeneration.

• 대한전자공학회논문지SD
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• 제43권3호
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• pp.21-32
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• 2006

본 논문에서는 누설전력 소비뿐만 아니라 스위칭 전력 소비를 동시에 줄일 수 있는 새로운 저전력 SRAM 회로를 제안한다. 제안된 저전력 SRAM은 대기모드와 쓰기동작에서는 셀의 소스라인 전압을 $V_{SSH}$로 증가시키고 읽기동작에서만 소스라인 전압을 다시 $V_{SS}$가 되도록 동적으로 조절한다. SRAM 셀의 소스라인 전압을 동적으로 조절하면 reverse body-bias 효과, DIBL 효과, 음의 $V_{GS}$ 효과를 이용하여 셀 어레이의 누설전류를 1/100 까지 감소시킬 수 있다. 또한 누설전류를 억제하기 위해 사용된 소스라인 드라이버를 이용하여 SRAM의 쓰기동작에서 비트라인 전압의 스윙 폭을 $V_{DD}-to-V_{SSH}$로 감소시킴으로써 SRAM의 write power를 대폭 감소시킬 수 있고 쓰기동작 중에 있는 셀들의 누설 전류 소비도 동시에 줄일 수 있다. 이를 위해 새로운 write driver를 사용하여 low-swing 쓰기동작 시 성능 감소를 최소화하였다. 누설전력 소비 감소 기법과 스위칭 전력 소비 감소 기법을 동시에 사용함으로써 제안된 SRAM은 특히 미래의 큰 누설전류가 예상되는 70-nm 이하 급 초미세 공정에서 유용할 것으로 예측된다. 70-nm 공정 파라미터를 이용해서 시뮬레이션한 결과 누설전력 소비의 93%와 스위칭 전력 소비의 43%를 줄일 수 있을 것으로 보인다. 본 논문에서 제안된 저전력 SRAM의 유용성과 신뢰성을 검증하기 위해서 $0.35-{\mu}m$ CMOS 공정에서 32x128 bit SRAM이 제작 및 측정되었다. 측정 결과 기존의 SRAM에 비해 스위칭 전력이 30% 적게 소비됨을 확인하였고 사용된 메탈 차폐 레이어로 인해서 $V_{DD}-to-V_{SSH}$ 전압이 약 1.1V 일 때까지 오류 없이 동작함을 관측하였다. 본 논문의 SRAM 스위칭 전력감소는 I/O의 bit width가 증가하면 더욱 더 중요해질 것으로 예상할 수 있다.