• 대한전자공학회논문지SD
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• 제46권5호
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• pp.9-14
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• 2009

표준 CMOS 공정을 이용한 CMOS 게이트 산화막 안티퓨즈의 새로운 OTP 단위 비트 구조를 제안하였다. 제안된 OTP 단위 비트는 NMOS 게이트 산화막 안티퓨즈를 포함한 3개의 트랜지스터와 인버터 타입 자체 센스 엠프를 포함하고 있다. 그럼에도 불구하고, 레이아웃 면적은 기존 구조와 비슷한 $22{\mu}m^2$이다. 또한, 제안된 OTT 단위 비트는 구조적 특징상 고전압 차단스위치 트랜지스터와 저항과 같은 고전압 차단 요소를 사용하지 않기 때문에, 프로그램 시간은 기존 구조보다 개선된 3.6msec이다. 그리고 제안된 OTP 단위 비트를 포함하는 OTP array는 센스 엠프가 단위 비트마다 집적되어 있기 때문에 기존 OTP array에서 사용된 센스 엠프와 바이어스 생성 회로가 필요 없다.

• 한국전기전자재료학회논문지
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• 제29권5호
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• pp.268-273
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• 2016

In this study, we observed current-voltage characteristics of the MIM (metal-insulator-metal) structure. The $WO_x$ material was used between metal electrodes as the oxide insulator. The structure of the $Al/WO_x/TiN$ shows bipolar resistive switching and the operating direction of the resistive switching is clockwise, which means set at negative voltage and reset at positive voltage. The set process from HRS (high resistance state) to LRS (low resistance state) occurred at -2.6V. The reset process from LRS to HRS occurred at 2.78V. The on/off current ratio was about 10 and resistive switching was performed for 5 cycles in the endurance characteristics. With consecutive switching cycles, the stable $V_{set}$ and $V_{reset}$ were observed. The electrical transport mechanism of the device was based on the migration of oxygen ions and the current-voltage curve is following (Ohm's Law ${\rightarrow}$ Trap-Controlled Space Charge Limited Current ${\rightarrow}$ Ohm's Law) process in the positive voltage region.

• 한국세라믹학회지
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• 제32권12호
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• pp.1408-1416
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• 1995

Microstructure and ferroelectric properties of sol-gel derived PZT(52/48) and PT interlayered PZT(52/48) thin films on Pt/Ti/SiO2/Si substrates were investigated. Films were fabricated using Acetylacetone chelated PT and PZT(52/48) sols. PZT(52/48) thin films annealed at $700^{\circ}C$ for 20 min showed the rosette structure with the size of 1.2~1.6${\mu}{\textrm}{m}$ and the pyrochlore phse was contained. PT interlayered PZT thin films, which is inserted by PbTiO3 thin layer with the thickness of 130 $\AA$ between PZT thin film and electrode, consisted of a single perovskite phase after annealing above 55$0^{\circ}C$. They exhibited the uniform and columnar grains of 0.1~0.16${\mu}{\textrm}{m}$, which are applicable for microelectronic device including non-volatile memory. Typical P-E hysteresis loops could be obtained from PT interlayered PZT thin film at as low as the annealing temperature of 50$0^{\circ}C$. Ferroelectric properties of PT interlayered PZT thin films were improved as increasing annealing temperature up to $700^{\circ}C$, and then deteriorated at 75$0^{\circ}C$. PZT(52/48) and PT interlayered PZT(52/48) thin film annealed at $700^{\circ}C$ for 20 min displayed Ps=38.8$\mu$C/$\textrm{cm}^2$, Pr=10.0$\mu$C/$\textrm{cm}^2$, Ec=65.3 kV/cm and Ps=28.5$\mu$C/$\textrm{cm}^2$, Pr=9.8$\mu$C/$\textrm{cm}^2$, Ec=76.1 kV/cm, respectively.

• 정보과학회 논문지
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• 제42권12호
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• pp.1480-1485
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• 2015

최근에 서버 시스템에서 SSD(Solid-State Drive)가 고성능 저장장치 및 캐시로서 많이 사용됨에 따라 다양한 서버 응용들의 입출력 요청 스트림들을 위해 SSD 수준에서 서비스 품질(Quality-of-Service)를 제공할 수 있는지에 대한 관심이 높아지고 있다. 현재까지 대부분의 SSD는 SATA 버스 상에서 AHCI 컨트롤러를 사용해왔기 때문에 각 입출력 스트림을 SSD 내부에서 구별하여 서비스할 수가 없었다. 그러나, 최근에 새로운 SSD 인터페이스로서 PCI Express 버스 상에서 NVME 컨트롤러가 제안됨에 따라 각 입출력 스트림을 SSD 내부에서 구별할 수 있게 되었고, 이에 따라 입출력 요청들을 스케줄링 할 수 있게 되었다. 본 논문은 NVME 기반 플래시 저장 장치를 위한 플래시 연산 그룹 스케줄링(Flash Operation Group Scheduling)을 제안하고, 가중치에 따라 입출력 스트림별로 비례 지분 대역폭을 제공할 수 있음을 QEMU 기반 시뮬레이션을 통해 보인다.

• 한국인터넷방송통신학회논문지
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• 제15권6호
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• pp.181-186
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• 2015

최근 통신 빛 반도체 기술의 급격한 발전과 함께 소규모 기기에도 컴퓨팅 기능을 탑재하는 사물인터넷 시장이 부상하고 있다. 사물인터넷을 위한 저장장치는 전력소모와 물리적 크기에 제한이 있어 기존 HDD나 SSD 대신 NVRAM 기반의 스토리지가 사용될 것으로 전망되고 있다. 그러나 현재 사물인터넷 플랫폼 기술은 기존의 전통적인 스토리지를 타겟으로 설계되어 NVRAM 스토리지에서는 다양한 비효율성을 초래할 수 있다. 본 논문은 현재의 다양한 운영체제의 I/O 기법들의 효용성과 성능을 NVRAM 스토리지 환경에서 평가하고 분석하여 향후 사물인터넷을 위한 스토리지 기술에 대해 방향성을 제시한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.788-791
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• 2010

본 논문에서는 인쇄공정기술로써 ETRI $0.8{\mu}m$ CMOS 공정을 사용하여 수동형 인쇄 RFID 태그칩용 64bit ROM을 설계하였다. 먼저 태그 칩의 제작단가를 줄이기 위하여 기존 실리콘 기반의 복잡한 리소그래피 공정을 사용하지 않고 게이트 단자인 폴리 층을 프린팅 기법 중 하나인 임프린트 공정을 사용하여 구현하였다. 그리고 �弼壅� ROM 셀 회로는 기존 ROM 셀 회로의 NMOS 트랜지스터대신에 CMOS 트랜스미션 게이트를 사용함으로써 별도의 BL 프리차지 회로와 BL 감지 증폭기가 필요 없이 출력 버퍼만으로 데이터를 읽어낼 수 있도록 하였다. $0.8{\mu}m$ CMOS 공정을 이용하여 설계된 8 행 ${\times}$ 8 열의 어레이를 갖는 64b ROM의 동작전류는 $9.86{\mu}A$이며 레이아웃 면적은 $311.66{\times}490.59{\mu}m^2$이다.

• 정보과학회 논문지
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• 제43권1호
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• pp.27-33
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• 2016

오늘날 가상화 기술은 가장 유용하게 사용되는 컴퓨팅 기술 중 하나이며 모든 컴퓨팅 환경에서 널리 활용되고 있다. 그러나 가상화 환경의 I/O 계층들은 호스트 머신의 I/O 동작 방식을 인지하지 못하도록 설계되어 있기 때문에 I/O 확장성 문제는 여전히 해결해야 할 문제로 남아 있다. 특히, 다중 큐 SSD가 보조 기억 장치로 사용될 경우, 증가한 잠금 경쟁과 제한된 I/O 병렬화 문제로 가상 머신은 다중 큐 SSD의 공인된 성능을 활용하지 못하는 문제가 발생한다. 이러한 성능 문제를 해결하기 위해 본 논문에서는 가상 CPU마다 전용 큐와 I/O 스레드를 할당하는 새로운 기법을 제안한다. 제안 기법은 성능 저하의 주요한 원인 중 하나인 잠금 경쟁을 효율적으로 분산시키고 또 다른 원인인 Virtio-blk-data-plane의 병렬화 문제를 해소한다. 제안 기법을 평가한 결과 최신 QEMU 보다 IOPS가 최대 155% 향상되는 것을 확인하였다.

• 마이크로전자및패키징학회지
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• 제27권1호
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• pp.25-29
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• 2020

광화학증착법 (PMOD; photochemical metal-organic deposition)을 이용하여 photoresist 및 etching 공정없이 pattern 된 TiO_x resistive switching (RS) 소자를 제작 및 그 특성을 평가하였다. Ti(IV) 2-ethylhexanoate를 출발물질로 사용하였으며 UV 노출시간 10 min에 광화학반응이 완료됨을 FTIR 분석을 통하여 확인하였다. 200 ℃ 이하 저온공정에서 직접패턴 된 20 nm 두께의 비정질 TiO_x 박막의 균일한 두께의 패턴형성을 Atomic Force Microscopy를 통하여 확인하였다. 별도의 상형성을 위한 후 열처리 공정 없이 4 ㎛ 선폭의 전극위에 형성된 20 nm 두께의 비정질 TiO_x RS 소자는 4V 동작전압에서 on/off ratio 20의 forming-less RS 특성을 나타내었다. Electrochemical migration에 영향을 미치는 grain boundary가 없어 소자간 신뢰성 향상이 기대되며, flexible 기판 또는 저온공정이 요구되는 메모리 소자 공정에서 PMOD 공정이 응용될 수 있음을 보여준다. Selector를 이용하여 crossbar array 구조를 도입할 경우 매우 간단한 구조의 저비용 메모리 소자를 구현할 수 있을 것으로 기대 된다.

• 한국세라믹학회지
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• 제34권2호
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• pp.202-208
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• 1997

Bi층 SrBi2Ta2O9(SBT)박막을 상온에서 rf magnetron sputtering에 의해 Pt/Ti/SiO2/Si기판위에 증착한 다음 산소 분위기 하에서 1시간동안 75$0^{\circ}C$, 80$0^{\circ}C$, 85$0^{\circ}C$로 열처리하였다. 타겟은 박막내의 Bi와 Sr의 부족을 보상하기 위해 20mole%의 Bi2O3와 30mole%의 SrCO3를 과잉으로 넣어 사용하였으며, 80$0^{\circ}C$로 열처리한 박막의 조성은 Sr0.7Bi2.0Ta2.0O9.0이었다. 200nm의 두께를 갖는 이 SBT박막은 치밀한 미세구조와, 1MHz의 주파수에서 210의 유전상수, 0.05의 유전손실을 나타내었고, 또한 100 kMz에서 32$0^{\circ}C$의 큐리온도를 나타냈으며 그 온도에서의 유전상수는 314이었다. 이 SBT박막의 잔류분극(2Pr)과 항전계(2Ec)값은 각각 인가전압 3V에서 9.1$\mu$C/$\textrm{cm}^2$과 85kV/cm이었고, 5V의 bipolar pulse 하에서 1010 cycle까지 피로현상이 나타나지 않았으며, 누설전류 밀도는 150kV/cm에서 7$\times$10-7A/$\textrm{cm}^2$의 값을 보였다. rf magnetron sputtering 으로 제조된 SBT박막은 비휘발성 메모리 소자에의 응용이 가능하다.

• 한국정보전자통신기술학회논문지
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• 제12권3호
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• pp.312-320
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• 2019

본 논문에서는 110nm eFlash 셀을 사용한 512Kb eFlash IP를 설계하였다. eFlash 셀의 프로그램, 지우기와 읽기 동작을 만족시키는 row 구동회로(CG/SL 구동회로), write BL 구동회로( write BL 스위치 회로와 PBL 스위치 선택 회로), read BL 스위치 회로와 read BL S/A 회로와 같은 eFlash 코어회로(Core circuit)를 제안하였다. 그리고 프로그램 모드에서 9.5V와 erase 모드에서 11.5V의 VPP(Boosted Voltage) 전압을 공급하는 VPP 전압 발생기회로는 기존의 단위 전하펌프 회로로 cross-coupled NMOS 트랜지스터를 사용하는 대신 body 전압을 ground에 연결된 12V NMOS 소자인 NMOS 프리차징 트랜지스터의 게이트 노드 전압을 부스팅하는 회로를 새롭게 제안하여 VPP 단위 전하펌프의 프리차징 노드를 정상적으로 VIN(Input Voltage) 전압으로 프리차징 시켜서 VPP 전하펌프 회로의 펌핑 전류를 증가시켰다. 펌핑 커패시터로는 PMOS 펌핑 커패시터에 비해 펌핑전류가 크고 레이아웃 면적이 작은 12V native NMOS 펌핑 커패시터를 사용하였다. 한편 110nm eFlash 공정을 기반으로 설계된 512Kb eFlash 메모리 IP의 레이아웃 면적은 $933.22{\mu}m{\times}925{\mu}m(=0.8632mm^2)$이다.