• 대한산업공학회지
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• 제40권1호
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• pp.135-139
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• 2014

In a connection-oriented packet switching network, the data communication starts after a virtual circuit is established between source and destination. The virtual circuit establishment time includes the queue waiting times in the direction from source to destination and the other way around. We use this two-way queueing delay to evaluate scheduling policies of a packet switching processor through simulation studies. In this letter, we also suggest user testing functions for the packet switching processor to manage virtual circuits. By detecting error causes, the user testing helps the packet switching processor provide reliable connection-oriented services.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 제38회 하계학술대회
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• pp.646-647
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• 2007

The topology processor uses the status of circuit breakers as input. It operates on the bus section connectivity data, which is stored in the data base, to determine the bus/branch topology of the network. This output of the topology processor forms part of the input to the state estimation or dispatcher power flow. This paper describes the development of the topology processor using matrix structure.

• 한국통신학회논문지
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• 제37B권9호
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• pp.814-821
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• 2012

본 논문에서는 하드웨어 기반의 플로우 수락 제어 알고리즘(FAC)을 이용하여 실시간 플로우 관리가 가능한 네트워크 프로세서인 옴니플로우 프로세서를 제안한다. 옴니플로우 프로세서는 플로우 연결 설정 및 해제를 실시간으로 처리하므로 플로우 업데이트 주기를 짧게 설정할 수 있고, 이 주기 내에 입력되지 않는 패킷들이 속하는 플로우의 연결을 해제함으로써 실제 유효한 플로우만을 효율적으로 관리할 수 있다. 그러므로 FAC를 통해 TCP 뿐만 아니라 UDP 응용서비스의 전송 신뢰성을 높힐 수 있다. 이 프로세서는 65nm CMOS 공정에 의해 총 2천5백만 게이트 용량의 칩으로 제작되었으며, 패킷 처리를 위한 32개의 RISC 코어를 이용하여 최대 동작 주파수가 555MHz 일 때 40Gb/s의 처리 성능을 갖는다.

• 융합보안논문지
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• 제20권5호
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• pp.3-10
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• 2020

최근 인터넷 그리고 네트워크는 사회를 구성하는 필수적인 인프라로 여겨짐과 동시에 이에 대한 보안 위협 상황이 지속적으로 증대되고 있다. 그러나 네트워크에서 실제 패킷을 전송하는 스위치 단에서는 기본적으로 고정적인 룰에 의한 방화벽 혹은 네트워크 접근 제어를 통해서만 보안 위협을 대응할 수 있어, 보안 위협에 대한 효과적인 대응은 네트워크 자체에서는 극히 제한적이며, 능동적으로 대처하지 못하고 있다. 본 논문에서는 네트워크 데이터 평면 프로그래밍 언어인 P4(Programming Protocol-independent Packet Processor)를 통해 네트워크 내 모든 플로우를 P4 스위치 단에서 실시간으로 모니터링하고, 특정 보안 공격 패킷을 스위치 단에서 처리함으로써, 네트워크 단에서 분산 DDoS 공격, IP Spoofing 공격 등을 대응할 수 있는 인-네트워크 (In-Network) 보안 관리 방법을 제안한다. 또한 네트워크 사용자 혹은 보안 관리자의 운영 정책을 SDN (Software-Defined Networking) 제어기를 통해 P4 스위치에서 적용함으로써, 다양한 네트워크 응용 환경에서의 보안 요구 사항을 반영할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.289-440
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• 1998

This paper describes an interconnection network structure which transports information among processors through a high speed ATM switch. To efficiently use the high speed ATM switch for the message-based multiprocessor, we implemented the cell router that performs multiplexing and demultiplexing of cells from/to processors. In this system, we use the expanded internal cell format including 3bytes for switch routing information. This interconnection network has 3 stage routing strategies: ATM switch routing using switch routing information, cell router routing using a virtual path identifier (VPI) and cell reassembly routing using a virtual channel indentifier (VCI). The interconnection network consists of the NxN folded switch and N cell routers with the M processor interface. Therefore, the maximum number of NxM processors can be interconnected for message communication. This interconnection network using the ATM switch makes a significant improvement in terms of message passing latency and scalability. Additionally, we evaluated the transmission overhead in this interconnection network using ATM switch.

• 대한전기학회논문지
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• 제37권9호
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• pp.663-670
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• 1988

Advances in VLSI technology have made it possible to have a larger number of processing elements to be included in highly parallel processor system. A system with a large number of processing elements and memory requires a complex data path. Multistage Interconnection networks(MINS) are useful in providing programmable data path between processing elements and memory modules in multiprocessor system. In this thesis, the performance of MINS for the star network has been analyzed and compared with other networks, such as generalized shuffle network, delta network, and referenced crossbar network.

• 한국통신학회논문지
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• 제36권1B호
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• pp.80-85
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• 2011

현재 광대역 통합망의 사용으로 인해 확장된 망을 사용하는 트래픽의 양이 많아지고, 어플리케이션의 발달로 인해 트래픽의 종류도 증가하고 있다. 특히 IPTV, VOD, 온라인 게임 등의 멀티미디어 속성을 가진 트래픽의 증가가 두드러지고 있다. 이러한 멀티미디어 트래픽은 페이로드의 크기가 클 뿐만 아니라 실시간 처리를 요하기 때문에 라우터에서 트래픽 속성에 따라 차등한 대역폭을 지원하는 연구가 진행 중에 있다. 트래픽의 속성을 정확히 구분하기 위해선 어플리케이션 계층을 분석하여야 하는데, 기존의 네트워크 프로세서 구조에선 L2-4 처리와 L7처리를 순차적으로 처리하고 있다. 본 논문에서는 L2-4와 L7을 병렬로 처리하기 위해 글로벌 캐시를 둔 새로운 병렬 네트워크 프로세서 구조를 제안한다. 제안하는 구조를 검증하기 위해 기존의 네트워크 시스템과 제안한 구조의 네트워크 시스템을 SystemC로 모델링하였으며, L2-4, L7 처리 시간을 측정하기 위해 EEMBC-와 SNORT를 이용하여 동일한 시스템에서 시뮬레이션 하였다. 멀티미디어 속성의 동일한 트래픽이 연속적으로 입력될 경우 제안한 구조에서 약 85%의 성능 향상을 보였다.

• 한국컴퓨터정보학회논문지
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• 제25권10호
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• pp.125-133
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• 2020

본 연구에서는 Internet of Things(IoT) 시스템에서 최소의 메모리 및 프로세서 자원을 사용하는 4계층의 TCP/IP에 관하여 연구하고 설계한다. 본 연구에서 설계한 TCP/IP는 다음과 같은 특징을 가지고 있다. 첫째, 메모리 할당량을 최소화하여 메모리 자원을 최소로 사용한다. 둘째, 메모리 복사량을 최소화하여 프로세서 자원을 최소로 사용한다. 셋째, TCP/IP의 수행 시간이 고정 시간에 완료될 수 있다. 넷째, 메모리 누수 문제가 발생하지 않는다. 본 연구에서 도출된 메모리 할당량 및 복사량에 대한 최소 자원 기준은 기 구현된 IoT 시스템의 통신 서브시스템이 효율적으로 구현되었는지를 점검하기 위해 유용하게 사용될 수 있다. 최근 리눅스 재단에서 발표한 공개 소스 커널인 Zephyr의 통신 서브시스템의 메모리 할당량 및 복사량을 측정한 결과, 본 연구에서 도출한 최소 자원 기준보다 더 크다는 것을 발견하였다. 본 연구에서 제안한 설계 방법에 따라 Zephyr 통신 서브시스템을 개선하여 메모리 할당량 및 복사량이 각각 약 39% 및 67% 감소함을 확인하였으며, 이에 따른 수행 시간도 약 28% 감소하였다.

• 전자공학회논문지C
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• 제36C권4호
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• pp.31-43
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• 1999

본 논문의 주요 목표는 고성능 SVP(Stack-based Video Processor)를 설계하는 것이다. SVP는 과거에 제안된 스택 머신과 영상 프로세서의 최적의 측면만을 선택함으로써 더 좋은 구조를 갖도록 하는 포괄적인 구조이다. 본 구조는 객체 지향형 프로그램의 소규모의 많은 서브루틴을 가지고 있기 때문에 스택 버퍼를 갖는 준범용 S-RISC(Stack-based Reduced Instruction Set Comuter)를 이용하여 객체 지향형 영상 데이터를 처리한다. 그리고 MPEG-4의 반화소 단위 처리와 고급 모드 움직임 보상, 움직임 예측, SA-DCT(Shape Adaptive-Discrete Cosine Transform)가 가능하며, 절대값기, 반감기를 가지고 있어서 부호화하기로 확장할 수 있도록 하였다. SVP는 0.6㎛ 3-메탈 계층 CMOS 표준 셀 기준을 이용하여 설계되었으며, 110K 로직 게이트와 12Kbit SRAM 내부 버퍼로 이루어지고 50 MHz의 동작 속도를 가진다 . MPEG-4의 VLBL(Very Low Bitrate Video) 최대 전송율인 QCIF 15fps(frame per second)로 영상 재생 알고리즘을 수행한다.

• 대한전자공학회논문지SD
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• 제44권8호
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• pp.74-79
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• 2007

일반적으로 MPSoC(Multi-Processor System on a Chip)의 설계 및 구현을 위한 비용이 높고 시간이 오래 걸리며 복잡하기 때문에 이를 위한 IP(Intellectual Property)의 기능 및 성능을 검증하기 위해서는 플랫폼을 이용하여 테스트한다. 본 논문에서는 멀티 프로세서에서 CPU(Central Processing Unit) 간의 Interconnect Network 구조를 기반으로 하는 IP를 검증하기 위한 플랫폼 구조를 연구하고, 이를 바탕으로 응용 프로그램을 수행하였을 경우에 단일 프로세서를 사용했을 때보다 얼마나 많이 성능이 향상될 수 있는지를 보이고자 한다.